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2026,56(2):193-200, DOI: 10.13911/j.cnki.1004-3365.250052
Abstract:
设计了一款时间域辅助量化的四通道时间交织模数转换器，使用单个高速电压时间转换器作为交织 ADC的采样缓冲器，在时间域将信号解复用，提高四倍带宽的同时不需要额外的时钟偏差校正电路。时间电压混合量化的结构利用低功耗的时间量化器代替高四位的逐次逼近量化过程，加快单通道的速度。该 ADC采用 55-nm CMOS工艺设计，核心面积 0.6 mm2。芯片后仿真结果表明，在 800 MS/s的采样率下，功耗为 10.2 mW，在奈奎斯特频率下的信噪失真比为 50. 13 dB，无杂散动态范围为 67. 14 dB。
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2026,56(2):201-206, DOI: 10.13911/j.cnki.1004-3365.260028
Abstract:
基于 28 nm CMOS工艺，设计了一款 10位精度、采样率为 800 MS/s的高速流水线 -逐次逼近型模数转换器。整体电路采用流水线结构，使用一位级间冗余，利用开环 Gm-R动态放大器将前级 5位电容分裂型模数转换器的残差电压放大后，再由后级进行量化。使用了开环 Gm-R动态放大器，并利用谐波注入交叉耦合对(Harmonic-Injection Cross-Coupled Pair，HXCP)单元，改善了 Gm-R放大器线性度较差的劣势，使其在速度达到要求的同时仍能保证较高的线性度。仿真结果表明，在 0.9 V电源电压、800 MS/s的采样率下，ADC达到 56.2 dB的信噪失真比(SNDR)， 68.4 dB的无杂散动态范围(SFDR)，功耗为 5.7 mW。
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2026,56(2):207-214, DOI: 10.13911/j.cnki.1004-3365.260076
Abstract:
基于 0. 18 μm CMOS工艺平台，提出一种高精度低功耗高摆率的轨到轨运算放大器，该电路分为主体放大电路和摆率补偿电路。其中，主体放大电路的输入级采用轨到轨两级运算放大器，输出级采用 CLASS AB结构，并引入数字修调技术对失调电压进行修调从而提升精度；摆率补偿电路检测输入信号的变化，将这种变化反馈到输出级的栅端，直接增强输出级的驱动能力从而提升摆率。在运算放大器正常工作时，该摆率补偿电路处于关闭状态，其静态功耗几乎为零，使得在增强摆率的同时并不会增加运算放大器整体的功耗。后仿真结果表明，电源电压为 3.3 V时，该运算放大器在 4 kΩ/50 pF负载条件下的增益带宽积 7 MHz、开环增益 110 dB、失调电压 1. 3mV、摆率 38 V/μs、功耗 2 mW。成功实现了运算放大器对高精度、低功耗、高摆率的性能需求，具有显著的工程应用价
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2026,56(2):215-221, DOI: 10.13911/j.cnki.1004-3365.260006
Abstract:
首次提出了兼容 30 V BiFET工艺的多晶硅发射极 NPN新器件 NRE-NPN，该器件具有多晶硅负反馈电阻新机理，可实现对输入电压和温度变化自调整，故拓宽高精度运算放大器的应用范围。在运算放大模式下，NRE-NPN保持较稳定的电流增益 β值，约为 147。当 ΔVBE为 0.2 V时，β仅变化 24，较传统 NPN(C-NPN)变化量降低 40%，且安全工作区(SOA)扩宽 10%，有效缓解高功率条件下的热失控现象。另外，得益于多晶硅发射极电阻呈现更大的正温度系数(0.1 Ω/℃)， NRE-NPN的最高工作温度提升约 30 ℃，且在 40 ℃时 β退化幅度降低 50%。最后，采用 NRE-NPN研制了三级运算放大器芯片，该芯片在整个频率范围内 CMRR提升至 83 dB，PSRR达 97. 23 dB，展现出增强的共模抑制比。
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杜宜蓥，黄飞淋，辜琳涵，周远杰，黄治华，何峥嵘，卢梦晨，赵飞宇，蒋思奇
2026,56(2):222-228, DOI: 10.13911/j.cnki.1004-3365.250391
Abstract:
介绍了一种采用互补双极工艺制作的高速低噪声运算放大器。运算放大器电路采用共模线性化输入结构，设计了一种新型偏置电流补偿电路，可有效降低输入偏置电流；通过优化输入级线路和工作状态，降低了运放的噪声和失真；采用外部频率补偿技术，可保证运放在稳定工作的前提下最大化带宽。芯片测试结果表明，在±5 V电源电压条件下，等效输入电压噪声为 0. 86 nV/Hz，压摆率为 1 337 V/μs，.3 dB带宽为 810 MHz，二阶谐波失真为 . 107 dB，三阶谐波失真为 .117 dB，满足高速低噪声模拟信号处理系统的需求。
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2026,56(2):229-235, DOI: 10.13911/j.cnki.1004-3365.250377
Abstract:
针对 SiC功率器件栅极驱动高速开关应用中存在的多电源域上电时序复杂、栅极易受噪声干扰等系统级可靠性问题，提出了一种基于 0.18 μm BCD工艺的多阈值协同欠压保护系统。与传统单一阈值方案不同，本设计创新性地采用四级联动的欠压检测逻辑，实现了对主电源、负压电源轨、偏置电路及内部 LDO的分时分级监控；同时，引入一种动态迟滞技术，通过输出状态翻转控制瞬态增强电流的注入，利用正反馈环路动态调节比较器的源电流，从而形成一个自适应的迟滞窗口，有效抑制电源噪声引起的误触发。后仿真结果表明，在温度 20 ℃时，上升电压阈值为 17. 01 V，下降电压阈值为 15.63 V，迟滞量为 1.38 V，能够满足电源管理芯片的需求。在.40 ℃至 125 ℃温度范围内欠压比较阈值漂移小于 ±0. 3%，且具备优异的抗干扰能力。该系统为 SiC栅极驱动芯片提供了一种高可靠、高集成度的电源监控解决方
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2026,56(2):236-242, DOI: 10.13911/j.cnki.1004-3365.250155
Abstract:
在传统的双通道斩波 -自调零运算放大器电路中，沟道电荷注入的影响出现在 2倍斩波频率处，频率相对较低，滤波器的滤除效果有限；且在工作中只有一个通道参与信号处理，运放功耗消耗较大。针对这类问题，文章提出一种八通道斩波 -自调零结构，该结构通过使用交叉时序控制，将沟道电荷注入的影响推到 6倍斩波频率处，降低了对后续低通滤波器的性能需求。该结构在工作时同时有 6个通道进行信号放大，具有较高的功耗利用率。在满足相同增益的情况下，该结构相对常规双通道结构将节约 1/3的功耗。运放采用 SMIC 0. 18 μm 1P6M BCD工艺实现。后仿真结果表明，在 5V电源电压下，开环增益达到 165 dB，单位增益带宽为 2.6 MHz，共模抑制比为 160 dB。该运放具有较好的噪声和失调性能，当消耗电流为 900 μA时，低频噪声功率谱密度仅为 6. 55nV/Hz，平均输入失调电压为 36.3 μV。
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2026,56(2):243-249, DOI: 10.13911/j.cnki.1004-3365.250072
Abstract:
I2S音频协议自提出后，在标准格式的基础上衍生出了左对齐和右对齐格式，导致不同厂商 I2S控制器之间出现格式不兼容的问题。针对该问题，提出一种基于 SoC的音频格式转换电路，通过分析 I2S标准协议与左对齐、右对齐格式的时序差异，采用对 I2S帧时钟和数据进行延时、取反等操作，实现标准音频格式与左对齐、右对齐格式的转换，并将转换电路集成于 I2S IP，设计兼容多种格式的 I2S控制器。使用通用验证方法学(Universal Verification Methodology，UVM)和 C语言对 I2S控制器进行联合验证，确保转换电路在 SoC中正确实现标准格式与左对齐格式、右对齐格式的转换。在 SMIC 40 nm工艺，0.99 V工作电压下，转换电路面积为 4 163. 219 3 μm2，功耗为 1.03 μW，I2S控制器总功耗为 10.8 μW。
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2026,56(2):250-255, DOI: 10.13911/j.cnki.1004-3365.240475
Abstract:
文章基于有机导电材料设计了一款小型化的柔性平面带通滤波器。通过选取低介电损耗的有机介电材料，有效降低了插入损耗、提高了滤波器的传输效率。建立了三维物理模型和等效电路，采用场路结合的方法分析了该滤波器结构。仿真结果表明，该滤波器工作在 0. 20~4. 02 GHz，中心频率为 1. 77 GHz，最小插入损耗为 1.56 dB。根据该滤波器在 1. 77 GHz的磁场分布和表面电流分布分析了其滤波机理，研究了衬底介电常数等关键参数对电路性能的影响。采用矢量网络分析仪对该滤波器实物进行测试，测试结果与仿真结果具有良好的一致性。
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2026,56(2):256-262, DOI: 10.13911/j.cnki.1004-3365.240468
Abstract:
文章设计了一种二阶曲率补偿的带隙基准源电路。该电路基于传统一阶温度补偿结构，通过在双极型晶体管的基极引入电阻，使原有的正温度系数(Proportional to Absolute Temperature，PTAT)电流具备高阶温度特性；该电流流经电阻后，生成具有一阶和高阶温度系数的正温度系数电压；通过优化电阻比例，将正温度系数电压与双极型晶体管产生的负温度系数电压叠加，使基准电压温度系数显著降低。基于 0. 11 μm CMOS工艺完成电路设计。仿真结果表明，在 3.3 V供电及 .40~125 ℃温度范围内，带隙基准电压的温度系数为 1. 4×10-6/℃，电源抑制比为 .104. 6 dB@100 Hz，.48. 2 dB@1 MHz，静态电流为 6.4 μA；电源电压在 2~5 V范围变化时，线性调整率为 0. 004 3%；在不同的工艺角变化下，基准电压输出精度保持在 0. 1%内。
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2026,56(2):263-268, DOI: 10.13911/j.cnki.1004-3365.240455
Abstract:
为了给 DC-DC电源芯片提供内部时钟信号，设计了一种基于 0. 18 μm CMOS工艺可片内集成的锯齿波振荡器，该振荡器采用了能够抑制比较器失调影响的结构，而且通过低温漂电路给比较器与供电，降低了温度对比较器延迟的影响。此外，设计了修调电路对振荡器电路的工艺偏差、温度影响进行补偿，最终达到较好的温度特性与工艺稳定性。仿真结果表明，输出锯齿波幅值为 0.6~3.2 V，频率为 350 kHz，.55 ℃到 125 ℃温度范围内频率差小于 0. 66%，在工艺角偏差下，能够通过修调电路修正到典型值。
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2026,56(2):269-275, DOI: 10.13911/j.cnki.1004-3365.240444
Abstract:
提出了一种低功耗摆率增强折叠共源共栅放大器，采用翻转电压跟随器差分对(DFVF)和翻转电压跟随器电流传感器(FVFCS)优化了折叠共源共栅结构，在降低静态功耗的同时扩展动态电流输出能力，提高摆率。电路基于 0. 13 μm CMOS工艺进行了仿真，仿真结果表明，在实现相同摆率及增益带宽积的情况下，提出的放大器功耗仅为传统折叠共源共栅放大器的 0. 474倍；在相同功耗下，文章提出的放大器增益带宽积、正摆率和负摆率分别是传统折叠共源共栅放大器的 2. 392倍、2. 287倍和 2. 304倍。
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2026,56(2):276-283, DOI: 10.13911/j.cnki.1004-3365.240383
Abstract:
基于 65 nm CMOS工艺设计了一款 8-bit 1-GS/s的 4通道时间交织 SAR ADC，其中每个通道 ADC为 8-bit 250-MS/s 2-bit/cycle结构的高速异步 SAR ADC，具有时间交织 ADC通道间失调失配、增益失配和时间误差失配的联合校准功能。每个通道 ADC中同时采用 SIG-DAC和 REF-DAC电容阵列配合比较器阵列实现 2 bit/cycle的转换以及异步时钟的结构，大大提高了采样速率。比较器电路采用带有预放大级的双尾动态比较器来减少回踢噪声的影响。时间失配校准模块采用基于泰勒级数展开的失配补偿模块，消除高阶误差项以提高 ADC的动态特性。仿真结果表明，在 1 GS/s的采样率下，ADC在校准后实现了 43.5 dB的 SNDR和 55.3 dB的 SFDR，当电源电压为 1.2 V，功耗为 18. 54 mW。
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2026,56(2):284-289, DOI: 10.13911/j.cnki.1004-3365.250118
Abstract:
基于翻转电压跟随器结构，提出一种无片外电容低压差稳压器(LDO)。采用 RC高通网络设计一种瞬态增强电路，通过提高功率管栅极电容的充放电速度，从而提高瞬态响应速度；引入非线性结构，有效避免瞬态电流过补偿，提高电路的稳定性。基于 0. 18 μm CMOS工艺，完成电路设计与仿真，结果表明，该 LDO的电源电压范围为 1.6~3.3 V，最大负载电流为 50 mA；负载调整率小于 14. 08 μV/mA，线性调整率小于 2. 11 mV/V；当负载电流在 1~50 mA以 1 μs的时间跳变时，LDO的欠冲电压及恢复时间分别为 73. 69 mV和 1. 31μs，过冲电压及恢复时间为 56 mV和1.59 μs。该 LDO具有稳定性好，瞬态特性高等优势，可满足轻量化电子设备的需求。
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2026,56(2):290-296, DOI: 10.13911/j.cnki.1004-3365.240413
Abstract:
文章提出一种适用于双极型工艺的使能模块设计，该使能模块的输入端具有电压迟滞效果，通过在输入端采用电阻分压，使得输入电压能够大于电源电压，因此当使能模块的输入电压超过电源电压时，电路能够维持正常工作状态。该使能模块的核心电路包含轨到轨的运算放大器、带隙基准、迟滞比较器、偏置电路，并采用 2 μm 36 V双极型工艺设计仿真，仿真结果显示，在电源电压为 1.8 V、环境温度 27 ℃、tt工艺角的条件下，该模块可实现 1.24 V的使能开启阈值电压和 170 mV的迟滞区间，且在电源电压 1. 8~20 V和温度 .55~150 ℃的范围内，使能开启阈值电压和迟滞区间变化均很小，说明电路具有良好的鲁棒性。
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2026,56(2):297-319, DOI: 10.13911/j.cnki.1004-3365.260053
Abstract:
碳化硅(SiC)超结金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)凭借其卓越的电气性能，已成为下一代功率电子器件的研究热点。本文对 SiC超结 MOSFET的最新研究进展进行了全面而系统地综述，首先概述了 SiC材料的特性优势以及当前 SiC MOSFET的发展概况，介绍了超结结构的基本原理及其在突破传统导通电阻与击穿电压之间折中关系方面的作用。随后，详细阐述了 SiC超结器件的关键制备工艺，包括多步外延与离子注入、深槽刻蚀与外延回填以及沟槽刻蚀与侧壁注入等技术。进一步，系统评述了针对静态与动态性能优化、可靠性提升以及异质结新结构等方向的新型器件结构。此外，也对 SiC超结器件的耐压终端技术进行了探讨。最后，总结并展望了 SiC超结 MOSFET的性能优势与发展前景。
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2026,56(2):320-324, DOI: 10.13911/j.cnki.1004-3365.250170
Abstract:
随着集成电路设计规模不断扩大，多 FPGA系统成为解决大规模设计仿真的关键手段，但其设计分割问题突出。现有方法多集中于单一资源约束下基于拓扑关系的电路划分，忽视逻辑复制与多资源约束，难以满足复杂系统需求。文章针对多 FPGA系统设计中多种资源约束利用不均以及逻辑复制下节点关系优化难题，提出基于平均资源分配与加权偏差的多资源综合评估方法，优化 FPGA资源利用率，并在初始划分与细化阶段给出资源分配策略；同时提出结合逻辑复制的细化算法，协调移动与复制操作以提升目标函数收益。实验结果表明，相较于现有方法，文章方法性能提升 15%，在超图划分的 Hop数目上显著优化，为多 FPGA系统通信优化提供有效解决方案，对提升多 FPGA仿真系统性能具有重要意义。
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曾秋桂，阚玲，周震，朱哲序，梁盛铭，弋启媛，路婉婷，杨赉，张新宇，黄晓宗
2026,56(2):325-331, DOI: 10.13911/j.cnki.1004-3365.250341
Abstract:
在高精度模拟电路中低频噪声直接决定了系统的精度、分辨率和稳定性。本研究分析了离子注入型掩埋齐纳二极管的击穿特性及噪声特性，并基于快速退火(RTA)对离子注入型掩埋齐纳二极管进行了工艺优化。通过对比有无 RTA工艺优化的离子注入型掩埋齐纳二极管的击穿特性及在不同工作电流下的噪声特性，结果表明 RTA工艺优化在保持离子注入型掩埋齐纳二极管击穿特性基本不变的同时，可有效抑制其 1/.噪声。此外，基于 RTA工艺优化的离子注入型掩埋齐纳二极管设计了一款低噪声齐纳基准源，其低频噪声(0. 1~10 Hz)最优可达到 3 μVp-p，为低噪声电压基准源设计提供了新思路。
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2026,56(2):332-337, DOI: 10.13911/j.cnki.1004-3365.240462
Abstract:
文章分别采用高温栅极正偏应力和高温栅极反偏应力对 SiC MOSFET进行栅极退化实验，并研究了退化后器件的电学特性。实验结果表明:随着正向栅压应力的时间延长和温度升高，器件的开启电压与导通电阻均呈现明显增长；相反，反向栅压应力对器件的输出特性与转移特性影响较弱，未引起显著变化。在电容特性方面，正向栅压应力使 n沟道对应的电容 -电压曲线向正电压方向偏移，而反向栅压应力则使其向负电压方向偏移。基于上述现象，提出以下机制:在高栅压条件下，Fowler-Nordheim隧穿电流起主导作用；而在低栅压条件下，则以电子 -空穴复合电流为主。进一步认为，正向栅压应力会在氧化层中引入浅能级施主态，这些态易俘获导带电子而表现出负电性；反向栅压应力则引入浅能级受主态，易俘获价带空穴而表现为正电性。最后指出，氧空位与硅空位缺陷很可能是造成这类浅能级施主态与受主态的主要原因。
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2026,56(2):338-341, DOI: 10.13911/j.cnki.1004-3365.250293
Abstract:
在高密度化和高性能化封装的趋势下，陶瓷贴片电容器凭借其优良的高频特性与可靠性，已成为不可或缺的关键元件，但其在快速温度循环下易产生热应力集中，进而影响到器件甚至系统的整体可靠性。本研究通过建立热 -力耦合模型，面向陶瓷封装过程，对陶瓷贴片电容回流焊过程进行仿真及优化，结果表明:陶瓷贴片电容的应力集中区域处于电容与钎料接触的边角处；随着钎料爬升高度的降低，陶瓷电容的最大等效应力随之下降；在同一钎料爬升高度时，相比于使用 SAC305钎料，使用 Sn63Pb37钎料时陶瓷电容的最大等效应力较
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2026,56(2):342-350, DOI: 10.13911/j.cnki.1004-3365.250211
Abstract:
近年来 CPU计算单元与内存间数据交互效率迅速提高，DDR内存方案逐渐被 3D集成系统中的 DRAM内存取代。3D集成系统复杂的互联供电结构会导致电源完整性问题，需要对互联做阻抗建模以优化电源完整性。栅格状的电源 -地平面被用于堆叠 DRAM内存芯片的供电设计中，为解决现有阻抗建模方法在非对称结构适应性差、分布式参数计算精度不足等问题，提出一种基于二维电磁场分析的片上电源分配网络频域建模方法。该方法计算传输线分布式参数，建立了适用于对称与非对称单元构成的栅格状电源 -地网络的等效电路模型，计算出电源 -地网络特定位置的阻抗幅频特性及 1 μm、5 μm、10 μm铜线厚度下 CMS传输线的分布式参数，研究发现薄的金属线会减小传输线电容，增大电阻和电感。模拟实验表明:该文所提出的建模方法与 HFSS软件计算结果在 0. 1~20 GHz频段内的误差更小。该方法可准确计算由非对称单元构成的栅格状电源 -地网络在 0. 1~20 GHz内的串联和并联谐振频率。该文研究为三维堆叠集成电路电源完整性优化提供了高精度建模方法。
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2026,56(2):351-357, DOI: 10.13911/j.cnki.1004-3365.250105
Abstract:
焊膏印刷是表面贴装技术中的关键工艺环节，目前该工艺参数调试方法仍存在效率低、精度不足的问题，因此提出了一种基于蚁群优化算法和机器学习的工艺参数优化方法。依据生产中的自动印刷参数和 SPI检测结果，通过对比分析 9种机器学习模型，得到随机森林算法在建立工艺参数与印刷质量映射关系方面表现最优，目标印刷相对面积、相对体积预测的决定系数分别达到 0. 798和 0. 862。在此基础上，结合蚁群优化算法构建参数优化模型，实现了工艺参数的智能搜索与全局优化。实验结果表明，优化后的工艺参数接近预期目标值。
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2026,56(2):358-365, DOI: 10.13911/j.cnki.1004-3365.250065
Abstract:
针对超薄柔性硅基芯片反复弯曲变形时芯片金属焊盘与聚合物封装层之间磨损导致疲劳失效的问题，提出利用二甲基硅油作为润滑剂对芯片与封装层之间的接触界面进行润滑处理，降低两者之间摩擦力，减少磨损，提高柔性芯片疲劳寿命。以正己烷作为溶剂，研究了润滑剂粘度及其与溶剂的配比浓度对柔性封装中的界面润滑效果的影响，利用摩擦磨损试验对改进前后界面的摩擦系数进行了定量表征，最后对润滑处理后的柔性芯片进行疲劳弯曲实验，通过图像处理定量表征了不同配比对柔性芯片表面金属层疲劳磨损的改善效果。结果表明，不同粘度的润滑溶液均可显著降低金属表面的摩擦系数，平均降幅 60. 68%；随着粘度增大，摩擦系数波动变大，芯片表面金属层磨损面积反而增加；综合对比来看，中等粘度(500 cSt)的硅油在 50%浓度下对芯片焊盘磨损改善效果最佳，表现出较好的界面稳定性和润滑性能。
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2026,56(2):366-371, DOI: 10.13911/j.cnki.1004-3365.260033
Abstract:
针对全数据流驱动架构人工智能芯片在大气环境中面临的大气中子诱发单粒子效应问题，利用中国散裂中子源大气中子辐照谱仪对一款全数据流驱动架构的 16 nm FinFET工艺神经网络处理芯片，进行了大气中子单粒子效应辐照测试研究。该芯片采用全数据流驱动架构，并具有近存计算范式特征，实现了存储与计算单元的紧密融合。本研究对象与传统聚焦于指令流驱动(冯·诺依曼特征)架构芯片的单粒子效应研究形成了区别。这是本研究的首要创新点。辐照测试中，累积中子注量达 3. 75×109 (>1 MeV)共探测到 5类合计 59个软错误。软错误包括运cm -2时，行中断、计算单元和存储单元同时单粒子翻转、存储单元单位翻转、存储单元两位翻转、存储单元簇翻转。五类软错误中，存储单元单位翻转的占比最多，为 86. 46%，尤其是发生了 1次在冯 ·诺依曼架构芯片中未曾出现的存储单元与计算单元同时发生单粒子效应的情况。这是本研究的另一个重要创新点。此外，为进一步分析所探测到的软错误，同步开展了蒙特卡洛仿真模拟和软件故障注入研究，在软件故障注入中，随机对整个配置文件进行了 10 000次单位翻转故障注入，其间共探测到 12个软错误。也对辐照测试与软件故障注入结果进行了对比分析。本研究可为全数据流驱动架构芯片大气中子单粒子效应研究及其可靠性提升提供关键参考和支撑。
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2026,56(2):372-378, DOI: 10.13911/j.cnki.1004-3365.250136
Abstract:
针对高温下金铝键合系统的退化及可靠性问题，进行 150 ℃、165 ℃和 180 ℃高温贮存试验，利用键合强度测试、扫描电子显微镜(SEM)和能谱分析(EDS)等技术，研究金铝键合的退化规律、金属间化合物(IMC)的生长特性及脱键界面特征。结果表明，键合强度随贮存时间呈下降趋势，且“芯片上键合拉断 ”模式占比逐渐增长；高温会加速键合界面 IMC的生长，并最终以 Au5Al2和 Au2Al形式稳定存在；在温度和贮存时间的作用下，键合会发生脱键，且脱键处均为 Au-IMC(s)界面，脱键面的中心区域主要为 Au5Al2，边缘区域则以 Au2Al为主。该研究为高温下金铝键合退化机制提供理论依据，并为键合工艺优化提供参考。
2026年第56卷第2期
电路与系统设计
动态与综述
模型与算法
半导体器件与工艺
测试与封装
产品与可靠性
2026年第56卷第2期
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2023,53(5):930-937, DOI:
Abstract:
针对采用10号钢为基材的K1-5型外壳的芯片裂纹问题,对其共晶应力进行了仿真,并尝试对工艺过程进行仿真优化。结果表明,无论采用何种缓慢或快速的散热方式,都不能从根本上改变10号钢与Si芯片因热膨胀系数的巨大差异而导致的热应力。通过比较三种不同的管壳材料可知,以可伐材料为基体的K1-5管壳的共晶热应力最低,为316 MPa,而以10号钢为基体的热应力最高,为19 800 MPa,远远超出了硅芯片的极限断裂强度544 MPa。根据应力的基本理论,可伐与Si芯片的热膨胀系数的差异最小,无氧铜次之,而10号钢为最大,这也是以10号钢为基体的K1-5管壳在共晶时芯片开裂的根本原因。将管壳基材更换为可伐材料,仿真分析和实际试验结果均证明该管壳能够有效解决芯片开裂的问题。
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2024,54(2):214-220, DOI:
Abstract:
基于SMIC 0.18 μm BCD工艺设计了一种低静态电流、高瞬态响应的无片外电容 低压差线性稳压器(Low Dropout Regulator, LDO)。误差放大器采用一种跨导提升技术,在低静态电流的情况下,实现更高的环路增益及单位增益带宽。由于采用高增益误差放大器,可以通过适当减少功率管尺寸来增强瞬态响应。采用有源反馈,在不引入额外静态电流情况下,增大环路的次极点。同时当LDO输出电压变化时,能够增大功率管栅极的动态电流,实现高瞬态响应。此外在有源反馈的基础上,采用反馈电阻并联小电容的方式,以提高环路稳定性。利用Cadence Spectre软件对LDO进行仿真验证。结果显示,LDO的静态电流仅为10 μA；在负载电流为1 mA的情况下,相位裕度最高可达70.9°；LDO负载电流在500 ns内从1 mA切换到100 mA时,下冲电压为134.7 mV,下冲电压恢复时间为1 μs；负载电流在500 ns内从100 mA切换到1 mA时,过冲电压为155.5 mV,过冲电压恢复时间为430 ns。
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2024,54(2):207-213, DOI:
Abstract:
基于40 nm CMOS工艺,设计了一种具有高频高电源抑制(PSR)的无片外电容 低压差线性稳压器(LDO)电路。电路采用1.1 V电源供电,LDO输出电压稳定在0.9 V。仿真结果表明,传统无片外电容LDO电路的PSR将会在环路的单位增益 频率(UGF)处上升到一个尖峰,之后才经输出节点处的电容到地的通路开始降低,最高时PSR甚至大于0 dB。采用新型的衬底波纹注入技术的LDO能很好地抑制PSR的尖峰,可以做到全频段都在-20 dB以上,相比传统结构,尖峰处的PSR提高了20 dB以上。该LDO适用于需要低电压供电的射频电路。
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2024,54(2):243-254, DOI:
Abstract:
随着工业物联网趋向数字化、智能化和集成化发展,控制系统需要感知的物理量规模和复杂度都迅速提升。其中数字温度传感器能直接将温度信息转换为数字信号,具有低成本、低功耗、面积小、数字输出等多种优点,可以实时监测系统温度数据,并与反馈机制协同进行反馈调节,目前已经得到广泛应用。在各类数字温度传感器中,基于CMOS工艺寄生三极管(BJT)感温的数字温度传感器在制造工艺上更容易实现,且具有高稳定性和高精度,是工业界产品首选方案。聚焦基于BJT特性实现感温的数字温度传感器,从学术研究成果、工业产品两方面总结其技术路线、发展现状和趋势,为后续温度传感器研究提供参考。
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2024,54(2):171-176, DOI:
Abstract:
基于 SMIC 180 nm 标准 CMOS 工艺,设计了一款面积仅为320 μm×150 μm的10 bit分段式电流舵数模转换器(DAC)。该设计采用“5+5”式分段,通过电阻实现高位子DAC的量化阶梯,从而减小高位子DAC所需电流。与原始的电阻量化结构相比,改变电流流向,节约了一半的电流源数量。同时通过校准电阻的方式,有效校准了结构中存在的特殊非理想特性。仿真验证结果表明,本分段电流舵DAC微分非线性(DNL)和积分非线性(INL)最大值分别为0.09 LSB和0.34 LSB,无散杂动态范围为64.52 dB,功耗为8.58 mW。与传统结构相比,该结构面积减小约80%,有效减小分段式电流舵DAC的功耗以及面积。
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2024,54(2):177-182, DOI:
Abstract:
针对一阶噪声整形(NS)往往需要增加功耗而以较高的过采样比(OSR)来实现较高的有效位数(ENOB),提出了一种低OSR、低功耗的二阶无源NS SAR ADC。该无源NS模块较高的无源增益可以更好地抑制比较器的噪声；其残差电压是通过开关MOS阵列复用积分电容实现采样,从而无需额外的残差采样电容,避免了残差采样电容清零和残差采样时kT/C噪声的产生,因此减小了总的kT/C噪声。180 nm CMOS工艺仿真结果表明,在不使用数字校准的情况下,所设计的10位二阶无源NS SAR ADC电路以100 kS/s的采样率和5的OSR,实现了13.5位ENOB,电路功耗仅为6.98 μW。
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2024,54(2):183-188, DOI:
Abstract:
基于180 nm CMOS工艺,设计了一种应用于音频领域的可重构前馈式3阶Σ-Δ连续时间调制器。传统Σ-Δ连续时间调制器只有一种工作模式,而该设计利用可重构的积分器使Σ-Δ连续时间调制器具有高精度和低功耗两种工作模式。此外,采用的加法器提前技术减小了调制器功耗,负电阻补偿技术提高了调制器的SNDR,额外环路延时补偿技术提高了调制器的稳定性。仿真结果表明,在20 kHz信号带宽、1.8 V电源电压下,低功耗模式下调制器的SNDR为94.7 dB,功耗为291 μW；高精度模式下调制器的SNDR为108 dB,功耗为436.6 μW。
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2024,54(2):235-242, DOI:
Abstract:
采用65 nm CMOS工艺设计了一款用于高速芯片互联的四电平脉冲幅度调制(PAM4) SerDes发射机。该发射机主要由最高有效位通道和最低有效位通道、时钟产生路径、前馈均衡模块、接口驱动电路等构成。采用一种无锁存的并串转换技术,以降低功耗；采用一种分数型前馈均衡技术,获得了超出奈奎斯特频率点的频率补偿峰值,从而扩展频率补偿范围,使输出信号能更好地适应信道。此外,采用带预充电结构的4∶1并串转换器,减小电荷共享效应对电路的影响。仿真结果表明,在1 V电源电压下,整体电路能实现56 Gbit/s PAM4输出信号,输出眼图清晰,且获得电平失配率为93.1%的高线性度,输出摆幅达到480 mV,功耗为75 mW。
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2024,54(2):311-316, DOI:
Abstract:
针对LCCC封装器件在温度循环载荷下焊点开裂的问题,首先分析其失效现象和机理,并建立有限元模型,进行失效应力仿真模拟。为降低焊点由封装材料CTE不匹配引起的热应力,提出了两种印制板应力释放方案,并分析研究单孔方案中不同孔径和阵列孔方案中不同孔数量对热疲劳寿命的影响。之后,为降低对PCB布局密度的影响,提出一种新型的叠层焊柱应力缓冲方案,进行了不同叠层板厚度和焊柱间距的敏感度分析。结果表明,更大的开孔面积、更小的叠层板厚度、更密的焊柱可有效降低焊点应力,提高焊点热疲劳寿命,使得LCCC封装器件焊点热疲劳可靠性得到有效提高。
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2024,54(2):201-206, DOI:
Abstract:
采用UMC 28 nm CMOS工艺,设计了一款应用于光接收机、工作在80 Gbit/s PAM4的低噪声模拟前端电路(AFE)。对噪声和带宽进行折中设计,采用了跨阻放大器(TIA)级联连续时间线性均衡器(CTLE)技术和输入电感峰化技术。为了更好地控制低频增益,进一步拓展带宽,采用了跨导跨阻(gm-TIA)结构的VGA。在输入电容100 fF和供电电压1.2 V下,实现的跨阻增益为48.5 dBΩ,带宽为36.1 GHz,平均等效输入噪声电流为22.6 pA/Hz,功耗为14.5 mW。
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2024,54(2):264-276, DOI:
Abstract:
抛光液是化学机械抛光(CMP)的关键要素之一,其中缓蚀剂是抛光液的基本组分之一。传统的缓蚀剂缓蚀效果差,缓蚀效率低。而复配缓蚀剂因缓蚀效率高、缓蚀效果好和环境友好等优势成为CMP领域研究重点。根据文献,分析了唑类缓蚀剂对Cu/Co阻挡层的缓蚀机理,对近五年来新型复配缓蚀剂在国内外CMP过程中的研究进展以及复配缓蚀剂的实验评价和分子动力学模拟进行了归纳总结。同时评价了电化学法中EIS、OCP和Tafel极化曲线,表面分析法中SEM和AFM,分子动力学模拟中DFT和ReaxFF对缓蚀剂缓蚀效果的分析。最后,对于目前复配缓蚀剂的问题进行了总结与展望。
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2024,54(2):255-263, DOI:
Abstract:
在后摩尔时代,通过先进封装技术将具有不同功能、不同工艺节点的异构芯粒实现多功能、高密度、小型化集成是延长摩尔定律寿命的有效方案之一。在众多先进封装解决方案中,在基板或转接板中内嵌硅桥芯片不仅能解决芯粒间局域高密度信号互连问题,而且相较于TSV转接板方案,其成本相对较低。因此,基于硅桥芯片互连的异构芯粒集成技术被业内认为是性能和成本的折中。总结分析了目前业内典型的基于硅桥芯片互连的先进集成技术,介绍其工艺流程和工艺难点,最后展望了该类先进封装技术的发展。
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2024,54(2):189-195, DOI:
Abstract:
针对Wi-Fi 6、Wi-Fi 6E(5 GHz、6 GHz)的低功耗、宽带宽等无线局域网(WLAN)设备需求,基于65 nm CMOS工艺设计了一款两级低功耗宽带低噪声放大器(LNA)。电路第一级采用结合互补共源电路的共源共栅结构,通过电感峰化技术和负反馈技术的运用,提高输入跨导,降低噪声,并拓展带宽和提高增益平坦度。第二级在共漏极缓冲器基础上引入辅助放大结构、电感峰化技术,实现抵消第一级共源管的噪声并拓展带宽。电路采用提出的前向衬底自偏置技术,以降低电路对电源电压的依赖,整体电路实现两路电流复用,从而有效降低了功耗。仿真结果表明,在5~9.3 GHz频带内LNA的S21为17.8±0.1 dB,S11小于-9 dB、S22小于-11.9 dB,噪声系数小于1.34 dB。在0.8 V电压下整体电路功耗为5.3 mW。
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2024,54(2):196-200, DOI:
Abstract:
噪声消除技术是设计低噪声放大器(LNA)时常用的技术之一,而如何解决LNA噪声与功耗的矛盾始终是设计的难点。文章提出一种新型噪声消除结构,通过主辅支路之间添加反馈回路的方式,在不增加功耗的情况下,实现了消除主辅支路噪声的目的。基于180 nm CMOS工艺,设计了一款应用该噪声消除结构的宽带低噪声放大器。仿真结果显示,该LNA的带宽为0.40~2.36 GHz,S11与S22均小于-10 dB,S12小于-30 dB,最大S21为14.5 dB,噪声系数为2.20~2.34 dB,功耗仅为9 mW。
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2024,54(2):287-292, DOI:
Abstract:
介绍了一种考虑基区SiC/SiO2界面处复合电流的SiC LBJT改进模型。分析了横向碳化硅双极结型晶体管与其垂直结构之间的区别,将横向BJT的外延层和半绝缘机构等效为衬底电容。再引入一个平行于SiC BJT基极结的附加二极管来描述复合电流,以垂直SiC BJT的SGP模型为基础建立SiC LBJT行为模型。校准了LBJT模型的基区渡越时间,模型与实际器件的开关特性接近吻合。相较于未考虑复合电流的LBJT模型,改进后的模型输出特性曲线与实测数据精度误差较小。该模型可以较精确地描述受复合电流影响的LBJT器件行为。
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2024,54(2):228-234, DOI:
Abstract:
设计了一种同步流水线静态随机存储器读写控制系统的行为级模型。分析了存储器芯片的控制信号和工作时序要求,利用Verilog硬件描述语言对存储器芯片的读写系统进行了行为级建模。系统包括主机、总控制器和存储器三部分,其中总控制器又包括信号源发生器和数据收发控制器两个子模块。利用Modelsim软件对系统行为级模型进行了仿真验证,结果表明系统控制模型在非猝发(常规)、线性猝发、交织猝发三种工作模式下均可对存储器进行正确读写操作。该模型将主机端源控制信号数量减至最少,极大简化了读写控制流程；采用系统时钟双沿对数据采样传输,提升了系统的稳定性。
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2024,54(2):293-297, DOI:
Abstract:
利用TCAD仿真研究一种二维紧耦合电阻场板电流调制原理下的物理模型与最优化结构。通过优化关键工艺与材料参数,改善器件漂移区尖峰电场,最终在相同漂移区掺杂下击穿电压较一维PN结理论击穿电压提升273%,相同归一化击穿电压10%变化范围下,漂移区电荷变化允许冗余范围比现有传统PN超结拓宽15倍。相较于对称电阻场板场效应器件,在现有工艺下非对称优化电阻场板场效应器件能够更好的实现结构小型化与高密度的设计。
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2024,54(2):298-303, DOI:
Abstract:
建立了3D封装玻璃通孔(TGV)电磁仿真分析模型,对TGV高频信号特性进行了分析,得到了回波损耗S11仿真结果,并研究了信号频率、通孔类型、通孔最大直径、通孔高度、通孔最小直径对S11的影响。选取TGV关键结构通孔最大直径、通孔高度、通孔最小直径尺寸为设计参数,以TGV在信号频率10 GHz下的S11作为目标值,采用响应曲面法,设计17组试验进行仿真,并拟合了TGV S11与其关键结构参数的关系模型。结合遗传算法对拟合模型进行优化,得到TGV S11最优的组合参数:通孔最大直径65 μm、通孔高度360 μm、通孔最小直径尺寸44 μm。对最优组合参数进行验证,发现最优参数组合仿真结果较基本模型S11减小了1.593 5 dB,实现了TGV的结构优化。
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2024,54(2):277-281, DOI:
Abstract:
薄顶层硅SOI(Silicon on Insulator)横向绝缘栅双极型晶体管(Lateral Insulated-Gate Bipolar Transistor,LIGBT)的正向饱和电压较高,引入旨在减小关断态拖尾电流的集电极短路结构后,正向饱和电压进一步增大。提出了一种注入增强型(Injection Enhancement,IE)快速LIGBT新结构器件(F-IE-LIGBT),并对其工作机理进行了理论分析和模拟仿真验证。该新结构F-IE-LIGBT器件整体构建在薄顶层硅SOI衬底材料上,其集电极采用注入增强结构和电势控制结构设计。器件及电路联合模拟仿真说明:新结构F-IE-LIGBT器件在获得较小正向饱和电压的同时,减小了关断拖尾电流,实现了快速关断特性。新结构F-IE-LIGBT器件非常适用于SOI基高压功率集成电路。
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2024,54(2):317-322, DOI:
Abstract:
A/D转换器在航空航天系统中的重要元器件,随着器件转换时钟频率不断提高而其工作环境不断恶化,如何准确测试其时间参数对于全面评价A/D转换器性能特别重要。目前对于高速A/D转换器时间参数测试,主流方法是通过示波器直接测试其输出,该方法对于示波器采样速度要求比较高。文章提出一种高速A/D转换器时域重构技术,可以通过计算机数字信号处理方法来实现高速A/D转换器时间参数测试,同时避免对示波器采样速度的依赖。同时,在研究高速A/D转换器时域重构技术方法及其应用的基础上,通过了相关试验验证。
