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2025,55(6):911-918, DOI: 10.13911/j.cnki.1004-3365.250030
Abstract:
针对传统并行计时器资源占用高、并发数低、时序收敛困难等问题，提出了一种在 ASIC上实现的并行计时器，能够解决高并发场景下的并行计时问题。所提出的设计基于 3个主要概念:一是使用了分级计时架构，将一次长时间的计时任务分割为 1至 3个独立的子任务，结合多个时钟监控模块实现对所有计时任务的精确管理；二是数据存储于片上 SRAM中，显著降低了电路面积和动态功耗；三是多级并行处理，大幅提升了任务处理效率。使用 DC工具逻辑综合，搭建验证环境在多种场景下测试验证，结果表明该计时器在合适的参数配置下，当并发数高达 4 096时，在大多数场景下平均绝对百分比误差依然小于 0. 1%，保持了较高的精度、较低的动态功耗、较小的面积和较高的可拓展性。
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2025,55(6):919-925, DOI: 10.13911/j.cnki.1004-3365.240407
Abstract:
基于 0. 15 μm GaAs pHEMT工艺设计了两款 33~37 GHz 34 dBm微波单片功率放大器，在功率合成结构上分别采用了簇丛式合成和 “Bus-bar”总线型 2种结构，重点对比了上述 2种方案的幅相一致性对输出性能的影响，并进行了设计流片及测试。两款功率放大器均采用三级级联，通过增益补偿技术，实现了工作频段内稳定平坦的输出。测试结果表明，两款芯片在漏极 6V供电条件下，33~37 GHz工作频带内实现了 20 dB的功率增益，饱和输出功率分别达 33. 7 dBm和 34 dBm以上，功率附加效率 PAE在 23. 8%~29. 7%之间，芯片的面积均为 3.0 mm×2.4 mm。
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2025,55(6):926-931, DOI: 10.13911/j.cnki.1004-3365.240370
Abstract:
基于标准 65 nm CMOS工艺设计了一款工作在 K波段下的低相位噪声压控振荡器，振荡器采用负阻型 LC结构，负阻单元为全 NMOS结构来提高调谐带宽，提出一种尾电流源结构，可以控制 VCO的开关以及尾电流的大小。通过电感与交叉耦合管寄生电容谐振来滤除二次谐波处噪声，从而进一步优化相位噪声。结果表明，在 1.1 V电源电压下，压控振荡器的输出调谐频率为 18. 66~22. 17 GHz，1 MHz偏移处相位噪声最低为 .109. 91 dBc/Hz。具有低相位噪声和宽调谐范围的优点。
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2025,55(6):932-940, DOI: 10.13911/j.cnki.1004-3365.240352
Abstract:
采用标准 65 nm CMOS工艺，设计了一种改善三阶反交调(CIM3)的 Sub-6GHz多模多频发射机。该发射机由带宽可重构的 6阶低通滤波器，可编程增益放大器、I/Q正交混频器和驱动放大器等模块组成。为了改善 CIM3，跨导增强技术被用于可编程增益放大器以减少模拟基带期望信号的三次谐波；LC谐振腔被用于 I/Q正交混频器以滤除其输出端本振信号三次谐波的交调信号(HD3)；多栅晶体管技术被用于驱动放大器以抵消其三阶非线性，提高其线性度。所设计的可切换变压器具有高耦合系数，低插入损耗等优点，被用于驱动放大器为低、中频段提供最佳负载阻抗。仿真结果表明，发射机展现了 .63. 4 dBc的 CIM3，.47. 3 dBC的邻信道功率比(ACPR)，1. 66%的误差矢量幅度(EVM)。
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2025,55(6):941-948, DOI: 10.13911/j.cnki.1004-3365.240418
Abstract:
针对传统 2-bit/cycle逐次逼近模数转换器(SAR ADC)中需要 2N个额外单位电容来提高速度的问题，基于 CMOS 40 nm工艺提出了一种带有比较器交错的 2-bit/cycle高速 SAR ADC。该结构通过在最后一个比较周期自动切换不同尺寸大小的比较器来等效减小参考电压的方法，将电容式数模转换器(CDAC)单位电容的使用量降低 50%。此外，提出的比较器速度反馈系统能够在输入电压差较低时提高比较器的速度，并通过在采样保持电路中采用两段栅压自举和引入补偿电容的方法来降低噪声与失真。仿真结果表明，该 ADC的分辨率为 10 bit，采样频率为 700 MS/s，在 Nyquist输入频率下的 SNDR为 55. 05 dB，SFDR为 67. 27 dB，整体功耗为 2. 91 mW，Walden FoM为 9. 20 fJ/conv.。
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2025,55(6):949-955, DOI: 10.13911/j.cnki.1004-3365.250050
Abstract:
为了满足电源管理芯片对高精度和低电源噪声电源电压的需求，设计了一款基于 SMIC 180 nm工艺设计的带隙基准电路。提出的带隙基准基本工作电压 3.3 V与 1.8 V电源电压，电路利用两种不同温度系数的电流，处理得到高阶补偿电流，用以补偿三极管基极发射极电压中的高阶非线性项，从而产生高阶补偿电压；通过内建共模反馈，在输出级的作用下，增强输出的抗电源噪声能力，使得整体电路的电源抑制能力得到了明显改善。仿真结果表明，在正常工作时，电路输出电压为 1.496 V，在.40~110 ℃工作温度范围内，温度系数为 3. 801×10-6/℃，电源抑制比为 .108 dB@10Hz。
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2025,55(6):956-961, DOI: 10.13911/j.cnki.1004-3365.250313
Abstract:
针对带隙高阶温度补偿温度系数较差问题，本文基于带 DNW的 0. 35 μm CMOS工艺设计了一种曲率补偿的带隙基准电压源电路设计，利用不同温度系数电流流过双极型晶体管压差产生一个 Tln(T)项，补偿带隙基准在一阶补偿后的曲率系数。基于 Spectre软件进行了仿真，并进行了版图设计，仿真结果表明，在 5V电源电压下，带隙基准输出电压为 1.18 V，在.40~125 ℃的温度范围内，基准电压温度系数为 1. 4×10.6/℃，在 100 Hz时电源抑制比为 .64 dB。
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2025,55(6):962-970, DOI: 10.13911/j.cnki.1004-3365.240385
Abstract:
针对生理信号处理场景，设计了一种 8/12-bit可切换的低功耗逐次逼近型模数转换器
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2025,55(6):971-976, DOI: 10.13911/j.cnki.1004-3365.250002
Abstract:
相变存储器(Phase Change Memory，PCM)通过相变材料在晶态和非晶态之间的电阻变化实现数据存储。然而，现有优化策略在电阻线性分布控制方面存在不足，主要体现在脉冲参数选择的复杂性，导致读写性能的准确性及稳定性下降。针对这一问题，提出通过调整 RESET和 SET脉冲的幅度以及增加脉冲重复次数，系统地探索了对 PCM电阻线性特性的影响。实验结果表明，该组合策略能够有效提升电阻分布的精度和线性度。最终筛选出最佳脉冲参数，提出了一种简便高效的优化方案，为 PCM性能的提升提供了理论和实验支持。
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2025,55(6):977-986, DOI: 10.13911/j.cnki.1004-3365.240376
Abstract:
基于 180 nm CMOS工艺设计了一款 EEG模拟前端读出电路。仪表放大器采用交流耦合-电容反馈式拓扑结构，增加直流伺服回路、纹波抑制回路和全局斩波调制功能，除提供高通特性外，还实现了 40 dB增益；低通滤波器基于开关电容结构实现精确低通角以减少高频干扰，结合相关双采样技术消除失调电压；可编程增益放大器利用翻转电容原理改善低频响应，并采用改进型 AB类输出级驱动异步时序 SAR-ADC。除此之外，还配置了电源管理单元以及右腿驱动电路。模拟前端采用全差分架构，后仿真结果表明，该模拟前端实现了 0. 075~174 Hz的通带范围，增益在 56~86 dB之间可调，等效输入阻抗高达 255 MΩ，CMRR>180 dB，输入参考噪声为 58. 4 nV/Hz(@100 Hz)。
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2025,55(6):987-992, DOI: 10.13911/j.cnki.1004-3365.240338
Abstract:
针对液晶显示屏(LCD)响应时间与帧率不匹配问题，同时兼顾 LCD驱动电路性能，基于 CSMC 0. 18 μm CMOS工艺设计了一种带有自动调节帧率功能且各项性能参数优良的 LCD驱动电路。该设计采用带隙基准搭配低压差线性稳压器输出温度特性较好的基准电压，再利用 MOS管控制电荷泵倍压链的栅极和衬底电压，可有效减少反向漏电流，从而高效输出 LCD所需驱动电压。同时通过测温电路和 8-bit逐次逼近型模数转换器控制时钟频率，实现帧率自调功能，减弱了液晶响应时间受温度变化的影响。实测结果表明，在.40~88 ℃温度区间内，基准电压最大变化量为 2.6 mV，电荷泵升压效率最大可达 93. 08%，自适应调帧范围为 5~150 Hz。
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2025,55(6):993-999, DOI: 10.13911/j.cnki.1004-3365.240446
Abstract:
针对传统热电(TEG)能量收集系统输出功率范围窄，重载时无法收集或低效收集 TEG能量问题，提出了一种最大化 TEG能量收集可重构 DC-DC转换器。该方法通过 6个功率开关实现。轻载时 TEG通过升压电路给负载供电或将多余的能量存储到储能电池。重载阶段，电感由储能电池充电；电感放电优先采用 TEG放电回路，通过放电回路将 TEG能量转换到负载，实现重载时高效收集 TEG能量，同时拓宽了系统的输出功率范围。采用输入纹波控制的方式完成最大功率追踪，同时提出一种自适应导通时间零电流开关技术来提高转换效率。180 nm CMOS工艺仿真验证表明，所提出的系统在 2.5 mW的输入功率下，端到端峰值转换效率达到 92. 34%；重载时(Iload=10 mA)，TEG能够为负载提供 12%的功率。
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2025,55(6):1000-1005, DOI: 10.13911/j.cnki.1004-3365.240453
Abstract:
设计了一种能够降低 Buck变换器输出端低频噪声的电流型基准反馈结构。分析了 Buck变换器输出端噪声的来源，设计了一种由低噪声电流型基准、低噪声误差放大器和片外高精度电阻及电容组成的新型反馈结构。该结构基于 180 nm BCD工艺，降低了 Buck输出端噪声频谱中增益带宽(GBW)以内的低频噪声，提高了 Buck变换器的精度和稳定性。仿真结果表明，在输入电压 12 V，输出电压 1V，片外滤波电容 100 nF的工作条件下，提出的低噪声反馈结构在 10 Hz至 100 kHz频域内的等效输出积分噪声为 2.41 μVRMS，具有良好的低频噪声性能。
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2025,55(6):1006-1012, DOI: 10.13911/j.cnki.1004-3365.240051
Abstract:
提出了一种新型快速瞬态响应低延时 ZCD比较器，来降低高压输出且高边功率管是 P型功率管的 Boost转换器的 DCM控制电路的实现复杂度，同时使 Boost转换器在轻载下能有更低的反向电感电流最大值。该 ZCD比较器，通过引入瞬态响应增强电路来提升比较器输出上跳变的产生速度。在 SMIC 0. 18 μm BCD工艺下，使用 Cadence Virtuoso工具对提出的 ZCD比较器的功能和性能进行了仿真验证。仿真结果显示，提出的 ZCD比较器的上跳变延时低至 4 ns，静态电流消耗仅为 10 μA，并能在高边直接控制 Boost转换器工作在 DCM下；在 1~200 mA的负载电流范围内，和使用传统 ZCD比较器相比，Boost转换器的反向电感电流最大值降低了 28%，以及实现了最大 13. 2%的转换效率提升。
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2025,55(6):1013-1019, DOI: 10.13911/j.cnki.1004-3365.240457
Abstract:
设计了一种旨在降低整体电路损耗的 Buck变换器片内 LDO电路。重点针对 Buck变换器中片内电源轨生成电路 LDO的损耗进行分析；通过复用 Buck变换器的输出，在检测到 Buck输出电压达到预设阈值时，自动将 LDO供电轨从输入电压切换至 Buck变换器的输出电压，从而实现了 LDO功率管损耗的降低以及 Buck变换器转换效率的提高。所提出的 LDO电路可用于宽输入范围的 Buck变换器。实验结果表明，在输入电压 12 V、输出电压 5V的典型工作条件下，基于该结构的 LDO，Buck变换器的转换效率最大可提升 5%。
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2025,55(6):1020-1027, DOI: 10.13911/j.cnki.1004-3365.240421
Abstract:
零电压切换(ZVS)有助于提高正激变换器的工作效率，但功率管非线性的寄生电容和变化的负载电流使得 ZVS难以实现。文章基于临界导通模型(CRM)提出了一种新的电路设计方案:负高压过零采样电路逐周期采样功率管体二极管的正向压降，集成在控制芯片内的自修调电路自动调节死区 /交叠时间，实现有源箝位正激变换器的 ZVS。基于 0.18 μm BCD工艺的仿真结果表明:所设计的 ZVS电路能够自适应有源箝位正激变换器 1~30 A的负载电流。该设计可广泛用于其他拓扑结构的 DC-DC变换器。
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2025,55(6):1028-1034, DOI: 10.13911/j.cnki.1004-3365.240476
Abstract:
为了防止 DC-DC降压转换电路在输入残压启动时的输出过冲，影响后级寿命甚至损坏后级设备，提出了一种从反馈电压到电感电流的快速响应网络，可以在输出电压上升至额定值附近时，快速响应拉低误差放大器的输出，实现在一个开关周期内大幅度压低峰值电感电流，快速消除输出电压由于输入电压骤增带来的过冲趋势，保护后端负载的安全。同时为了避免所提出的结构影响芯片正常工作，该网络还具有防误触功能。该设计基于 180 nm BCD工艺制作，测试结果显示，在典型应用下，VIN恢复速度为 1 V/5 μs时，输出电压过冲约 115 mV。相比于采用传统结构的芯片，其输出电压过冲幅值约 480 mV，降低了 76 %左右，瞬态响应速度显著提升。
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2025,55(6):1035-1042, DOI: 10.13911/j.cnki.1004-3365.250323
Abstract:
时间交织模数转换器(TIADC)是高速 ADC中的常用架构。随着通信、雷达等领域的发展，人们对 ADC更高采样率的需求不断增加，时间交织技术正发挥日益重要的作用。然而，时间交织会引入非理想性，尤其是时间偏差(Timing Skew)，显著限制了 ADC的性能。针对 TIADC中的时间偏差及其后台校准技术展开全面综述，涵盖以下内容:时间交织的基本原理，时间偏差及其影响和时间偏差的后台校准方法。将现有后台校准技术分成三类:基于自相关的校准法(autocorrelation-based)，基于参考通道的校准法(reference-channel-based)，以及基于参考信号的校准法(reference-signal-based)，并对各类方法进行深入分析。
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2025,55(6):1043-1048, DOI: 10.13911/j.cnki.1004-3365.250004
Abstract:
提出了一种基于小容量只读存储器和少数位比特检测的改进 CORDIC算法。在相位幅度模块和相位累加器的设计中，通过消除角度旋转器的判断，采用角度二进制到双极重编码的方法减少了剩余角度计算。此外，利用偏移预旋转简化了比例因子的计算，并通过少数位比特算法减少了旋转次数和系统时延。基于该算法实现的直接数字频率合成器(DDS)可以产生 32种不同的正弦输出信号，正弦波的精度误差低于 1. 4×10.6。与传统 CORDIC算法相比，提出的算法在功耗、资源利用率、频率分辨率和面积等方面都有改善，SFDR达到约 86. 2 dBc。基于 ALINX AXU15EG平台的仿真试验结果表明，该电路结构的输出时延不超过 20 ns，比其他 CORDIC算法结构更快，且占用面积资源更少。
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2025,55(6):1049-1055, DOI: 10.13911/j.cnki.1004-3365.240473
Abstract:
随着超大规模集成电路(Very Large Scale Integration Circuit，VLSI)制造工艺的快速发展以及其对应集成度的不断提高，数字集成电路的设计迎来了许多挑战。时钟树综合是数字后端设计的重要部分，现有的时钟树综合算法开始面临迭代效率变低和收敛速度变慢的问题。因此，提出了一种同步并发时钟树分级聚类算法(Synchronous Clock-tree Hierarchical Partitioning and Clustering， SC-HPC)。从系统优化的角度出发，SC-HPC将原始的寄存器聚类过程转化为粗聚类和细聚类两步。粗聚类将布局完成的寄存器分为 N大簇群，进一步把 N个簇的细化任务分配给用户可调度的线程中进行加速处理。细聚类是根据缓冲器最大扇出的规则进行更加细致地划分寄存器。实验结果表明，相较于现有方法，SC-HPC算法降低了缓冲器数量(30%以上)和程序运行时长(20%以上)。
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2025,55(6):1056-1062, DOI: 10.13911/j.cnki.1004-3365.250086
Abstract:
针对于目前主流的 GaN HEMT的温度监测存在的准确度不足、破坏性大、非实时监测等问题，提出了一种适用于 GaN HEMT的片上分布式集成温度传感技术，通过热仿真找出发热极值区域，在该区域分布式集成温度传感器，分布式集成温度传感技术的传感功能表征准确度高、工艺简单、兼容性高、多电位检测以及成本低廉。经实验证实，这些传感器不会对 GaN HEMT的电学性能造成不良影响。最后，针对传感器的温度特性进行表征验证工作，结果表明，传感器展现出极为优异的线性度(≥0. 999 7)、高灵敏度(≥0. 23 mV/℃)以及高达 96%的准确度。本研究中的集成分布式传感技术，能够精准检测芯片发热的极值区域，可用于优化芯片版图设计，有效提升芯片及功率系统的热稳定性。
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2025,55(6):1063-1068, DOI: 10.13911/j.cnki.1004-3365.250264
Abstract:
聚焦氧化镓功率器件领域，提出一种在阳极端同时具有高介(High-k，HK)区和肖特基(Schottky，S)接触的 HKS二极管。相比目前主流的结势垒肖特基(Junction Barrier Schottky，JBS)二极管，新结构利用耐压时 HK区可在表面形成高剂量束缚电荷的物理机制，对漂移区发出的电力线进行更有效地牵引，从而进一步优化电场分布，获得显著的反向性能提升。基于校准模型的仿真结果表明，在不同参数的各个对照组中，HKS均较 JBS表现出更优的性能，尤其当区间距为 1. 5 μm时，击穿电压相对提升 20. 2%，而比导通电阻仅增加 9. 4%，令功率优值提升了 32. 2%。进一步研究表明，在 1× 1012 cm.2的界面电荷的影响下，HKS二极管的性能未出现明显退化，体现出充分的工艺鲁棒性。
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2025,55(6):1069-1074, DOI: 10.13911/j.cnki.1004-3365.240480
Abstract:
表征 SiC MOSFET热分布与 “热点 ”位置是研究其失效机理的重要手段。该研究搭建了锁相红外显微镜系统，采用逐像素矫正技术测量了 SiC MOSFET器件的热发射率图与热分布图，通过锁相红外技术对漏电位置进行了 “热点 ”定位，系统研究了锁相时间、锁相频率与加热功率对"热点 "定位效果的影响。结果表明:二氧化硅钝化层的热发射率约为 0. 9，源区金属铝层的热发射率约为 0. 2，0.89 W功率条件下的最高温度约为 41 ℃；与逐像素矫正技术相比，锁相红外热成像可在小功率条件下实现快速热点定位，且定位效果随着锁相时间延长、功率增加及频率提升而得到显著改善。
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2025,55(6):1075-1082, DOI: 10.13911/j.cnki.1004-3365.240459
Abstract:
硅通孔(Through Silicon Via，TSV)是三维先进封装与异质集成芯片的核心结构。在芯片实际服役过程中，持续性高温和应力作用会导致 TSV发生蠕变变形，进而产生内部裂纹和孔洞等缺陷。本研究基于纳米压痕与电子背散射衍射成像技术，对特定取向下 TSV晶粒的蠕变行为和结构特征进行研究，重点关注晶粒取向与蠕变行为、结构稳定性之间的影响。采用晶体塑性本构理论对纳米压痕试验进行有限元仿真，进一步探讨了 TSV晶粒的力学特性以及不同取向晶粒在加载过程中的应力 -应变演化情况。研究发现，晶粒取向对 TSV的结构特性有显著影响，晶轴接近于
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2025,55(6):1083-1088, DOI: 10.13911/j.cnki.1004-3365.250181
Abstract:
设计了一种基于 FPGA的模数转换器单粒子验证系统，可以用于地面重离子试验环境中准确评估 JESD204B接口高速模数转换器的抗单粒子特性；系统在试验过程中通过高速数模转换器波形重构方法实时监测器件是否发生单粒子功能中断，从而避免高速模数转换器输出数据的存储问题；系统在空间环境地面模拟装置(SESRI)和中国原子能研究院串列静电加速器(HI-13)上进行了试验验证，并捕获到器件单粒子翻转以及单粒子闭锁、功能中断现象，对后续器件加固具有一定的指导意义。
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2025,55(6):1089-1094, DOI: 10.13911/j.cnki.1004-3365.250145
Abstract:
针对 UCC2800型 PWM主控器开展总剂量辐射损伤效应研究，分析了 PWM主控器输出脉冲和占空比的变化规律，探讨了 PWM主控器单元模块构成的 DC-DC电源转换器在不同负载电流条件下的输出电压退化规律，揭示了升压型 DC-DC电源转换器辐射损伤退化机理。研究结果表明，PWM主控器中的误差放大器退化会导致 PWM主控器输出波形变化，输出波形的变化会导致占空比变大，占空比的变化导致功率开关管 MOSFET导通时间变大，进而导致 DC-DC电源转换器输出电压退化；负载电流越大，PWM主控器输出占空比越大，DC-DC电源转换器输出电压退化越严重。
2025年第55卷第6期
电路与系统设计
动态与综述
模型与算法
半导体器件与工艺
测试与封装
产品与可靠性
2025年第55卷第6期
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一种低压恒跨导轨到轨运算放大器研究
周磊, 李玉学, 王柯麟, 艾尔肯·阿不都瓦衣提, 毕津顺, 刘雪飞, 戎小凤, 王 刚, 刘明强, 高昌松, 王 珍, 吴艳, 张良, 王德贵
Abstract:
提出一种基于改良型电平移位技术的带自偏置电路的低压恒跨导轨到轨运算放大器。该电路通过巧妙使用一个二极管连接型NMOS实现电平移位从而达到输入级跨导恒定，跨导变化率仅为3.3 %。中间级采用一种自偏置折叠共源共栅结构，该结构不需要额外的偏置电路，可以有效减小10.8 %的芯片面积，降低54 μW的静态功耗。电路采用0.18 μm CMOS工艺流片，测试结果表明，在1.8 V电源电压下，可实现0 V ~ 1.8 V的输入输出。
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2023,53(5):930-937, DOI:
Abstract:
针对采用10号钢为基材的K1-5型外壳的芯片裂纹问题,对其共晶应力进行了仿真,并尝试对工艺过程进行仿真优化。结果表明,无论采用何种缓慢或快速的散热方式,都不能从根本上改变10号钢与Si芯片因热膨胀系数的巨大差异而导致的热应力。通过比较三种不同的管壳材料可知,以可伐材料为基体的K1-5管壳的共晶热应力最低,为316 MPa,而以10号钢为基体的热应力最高,为19 800 MPa,远远超出了硅芯片的极限断裂强度544 MPa。根据应力的基本理论,可伐与Si芯片的热膨胀系数的差异最小,无氧铜次之,而10号钢为最大,这也是以10号钢为基体的K1-5管壳在共晶时芯片开裂的根本原因。将管壳基材更换为可伐材料,仿真分析和实际试验结果均证明该管壳能够有效解决芯片开裂的问题。
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2024,54(2):207-213, DOI:
Abstract:
基于40 nm CMOS工艺,设计了一种具有高频高电源抑制(PSR)的无片外电容 低压差线性稳压器(LDO)电路。电路采用1.1 V电源供电,LDO输出电压稳定在0.9 V。仿真结果表明,传统无片外电容LDO电路的PSR将会在环路的单位增益 频率(UGF)处上升到一个尖峰,之后才经输出节点处的电容到地的通路开始降低,最高时PSR甚至大于0 dB。采用新型的衬底波纹注入技术的LDO能很好地抑制PSR的尖峰,可以做到全频段都在-20 dB以上,相比传统结构,尖峰处的PSR提高了20 dB以上。该LDO适用于需要低电压供电的射频电路。
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2024,54(2):214-220, DOI:
Abstract:
基于SMIC 0.18 μm BCD工艺设计了一种低静态电流、高瞬态响应的无片外电容 低压差线性稳压器(Low Dropout Regulator, LDO)。误差放大器采用一种跨导提升技术,在低静态电流的情况下,实现更高的环路增益及单位增益带宽。由于采用高增益误差放大器,可以通过适当减少功率管尺寸来增强瞬态响应。采用有源反馈,在不引入额外静态电流情况下,增大环路的次极点。同时当LDO输出电压变化时,能够增大功率管栅极的动态电流,实现高瞬态响应。此外在有源反馈的基础上,采用反馈电阻并联小电容的方式,以提高环路稳定性。利用Cadence Spectre软件对LDO进行仿真验证。结果显示,LDO的静态电流仅为10 μA；在负载电流为1 mA的情况下,相位裕度最高可达70.9°；LDO负载电流在500 ns内从1 mA切换到100 mA时,下冲电压为134.7 mV,下冲电压恢复时间为1 μs；负载电流在500 ns内从100 mA切换到1 mA时,过冲电压为155.5 mV,过冲电压恢复时间为430 ns。
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2024,54(2):171-176, DOI:
Abstract:
基于 SMIC 180 nm 标准 CMOS 工艺,设计了一款面积仅为320 μm×150 μm的10 bit分段式电流舵数模转换器(DAC)。该设计采用“5+5”式分段,通过电阻实现高位子DAC的量化阶梯,从而减小高位子DAC所需电流。与原始的电阻量化结构相比,改变电流流向,节约了一半的电流源数量。同时通过校准电阻的方式,有效校准了结构中存在的特殊非理想特性。仿真验证结果表明,本分段电流舵DAC微分非线性(DNL)和积分非线性(INL)最大值分别为0.09 LSB和0.34 LSB,无散杂动态范围为64.52 dB,功耗为8.58 mW。与传统结构相比,该结构面积减小约80%,有效减小分段式电流舵DAC的功耗以及面积。
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2024,54(2):177-182, DOI:
Abstract:
针对一阶噪声整形(NS)往往需要增加功耗而以较高的过采样比(OSR)来实现较高的有效位数(ENOB),提出了一种低OSR、低功耗的二阶无源NS SAR ADC。该无源NS模块较高的无源增益可以更好地抑制比较器的噪声；其残差电压是通过开关MOS阵列复用积分电容实现采样,从而无需额外的残差采样电容,避免了残差采样电容清零和残差采样时kT/C噪声的产生,因此减小了总的kT/C噪声。180 nm CMOS工艺仿真结果表明,在不使用数字校准的情况下,所设计的10位二阶无源NS SAR ADC电路以100 kS/s的采样率和5的OSR,实现了13.5位ENOB,电路功耗仅为6.98 μW。
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2024,54(2):243-254, DOI:
Abstract:
随着工业物联网趋向数字化、智能化和集成化发展,控制系统需要感知的物理量规模和复杂度都迅速提升。其中数字温度传感器能直接将温度信息转换为数字信号,具有低成本、低功耗、面积小、数字输出等多种优点,可以实时监测系统温度数据,并与反馈机制协同进行反馈调节,目前已经得到广泛应用。在各类数字温度传感器中,基于CMOS工艺寄生三极管(BJT)感温的数字温度传感器在制造工艺上更容易实现,且具有高稳定性和高精度,是工业界产品首选方案。聚焦基于BJT特性实现感温的数字温度传感器,从学术研究成果、工业产品两方面总结其技术路线、发展现状和趋势,为后续温度传感器研究提供参考。
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2024,54(2):183-188, DOI:
Abstract:
基于180 nm CMOS工艺,设计了一种应用于音频领域的可重构前馈式3阶Σ-Δ连续时间调制器。传统Σ-Δ连续时间调制器只有一种工作模式,而该设计利用可重构的积分器使Σ-Δ连续时间调制器具有高精度和低功耗两种工作模式。此外,采用的加法器提前技术减小了调制器功耗,负电阻补偿技术提高了调制器的SNDR,额外环路延时补偿技术提高了调制器的稳定性。仿真结果表明,在20 kHz信号带宽、1.8 V电源电压下,低功耗模式下调制器的SNDR为94.7 dB,功耗为291 μW；高精度模式下调制器的SNDR为108 dB,功耗为436.6 μW。
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2024,54(2):201-206, DOI:
Abstract:
采用UMC 28 nm CMOS工艺,设计了一款应用于光接收机、工作在80 Gbit/s PAM4的低噪声模拟前端电路(AFE)。对噪声和带宽进行折中设计,采用了跨阻放大器(TIA)级联连续时间线性均衡器(CTLE)技术和输入电感峰化技术。为了更好地控制低频增益,进一步拓展带宽,采用了跨导跨阻(gm-TIA)结构的VGA。在输入电容100 fF和供电电压1.2 V下,实现的跨阻增益为48.5 dBΩ,带宽为36.1 GHz,平均等效输入噪声电流为22.6 pA/Hz,功耗为14.5 mW。
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2024,54(2):311-316, DOI:
Abstract:
针对LCCC封装器件在温度循环载荷下焊点开裂的问题,首先分析其失效现象和机理,并建立有限元模型,进行失效应力仿真模拟。为降低焊点由封装材料CTE不匹配引起的热应力,提出了两种印制板应力释放方案,并分析研究单孔方案中不同孔径和阵列孔方案中不同孔数量对热疲劳寿命的影响。之后,为降低对PCB布局密度的影响,提出一种新型的叠层焊柱应力缓冲方案,进行了不同叠层板厚度和焊柱间距的敏感度分析。结果表明,更大的开孔面积、更小的叠层板厚度、更密的焊柱可有效降低焊点应力,提高焊点热疲劳寿命,使得LCCC封装器件焊点热疲劳可靠性得到有效提高。
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2024,54(2):255-263, DOI:
Abstract:
在后摩尔时代,通过先进封装技术将具有不同功能、不同工艺节点的异构芯粒实现多功能、高密度、小型化集成是延长摩尔定律寿命的有效方案之一。在众多先进封装解决方案中,在基板或转接板中内嵌硅桥芯片不仅能解决芯粒间局域高密度信号互连问题,而且相较于TSV转接板方案,其成本相对较低。因此,基于硅桥芯片互连的异构芯粒集成技术被业内认为是性能和成本的折中。总结分析了目前业内典型的基于硅桥芯片互连的先进集成技术,介绍其工艺流程和工艺难点,最后展望了该类先进封装技术的发展。
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2024,54(2):235-242, DOI:
Abstract:
采用65 nm CMOS工艺设计了一款用于高速芯片互联的四电平脉冲幅度调制(PAM4) SerDes发射机。该发射机主要由最高有效位通道和最低有效位通道、时钟产生路径、前馈均衡模块、接口驱动电路等构成。采用一种无锁存的并串转换技术,以降低功耗；采用一种分数型前馈均衡技术,获得了超出奈奎斯特频率点的频率补偿峰值,从而扩展频率补偿范围,使输出信号能更好地适应信道。此外,采用带预充电结构的4∶1并串转换器,减小电荷共享效应对电路的影响。仿真结果表明,在1 V电源电压下,整体电路能实现56 Gbit/s PAM4输出信号,输出眼图清晰,且获得电平失配率为93.1%的高线性度,输出摆幅达到480 mV,功耗为75 mW。
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2024,54(2):189-195, DOI:
Abstract:
针对Wi-Fi 6、Wi-Fi 6E(5 GHz、6 GHz)的低功耗、宽带宽等无线局域网(WLAN)设备需求,基于65 nm CMOS工艺设计了一款两级低功耗宽带低噪声放大器(LNA)。电路第一级采用结合互补共源电路的共源共栅结构,通过电感峰化技术和负反馈技术的运用,提高输入跨导,降低噪声,并拓展带宽和提高增益平坦度。第二级在共漏极缓冲器基础上引入辅助放大结构、电感峰化技术,实现抵消第一级共源管的噪声并拓展带宽。电路采用提出的前向衬底自偏置技术,以降低电路对电源电压的依赖,整体电路实现两路电流复用,从而有效降低了功耗。仿真结果表明,在5~9.3 GHz频带内LNA的S21为17.8±0.1 dB,S11小于-9 dB、S22小于-11.9 dB,噪声系数小于1.34 dB。在0.8 V电压下整体电路功耗为5.3 mW。
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2024,54(2):196-200, DOI:
Abstract:
噪声消除技术是设计低噪声放大器(LNA)时常用的技术之一,而如何解决LNA噪声与功耗的矛盾始终是设计的难点。文章提出一种新型噪声消除结构,通过主辅支路之间添加反馈回路的方式,在不增加功耗的情况下,实现了消除主辅支路噪声的目的。基于180 nm CMOS工艺,设计了一款应用该噪声消除结构的宽带低噪声放大器。仿真结果显示,该LNA的带宽为0.40~2.36 GHz,S11与S22均小于-10 dB,S12小于-30 dB,最大S21为14.5 dB,噪声系数为2.20~2.34 dB,功耗仅为9 mW。
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2024,54(2):264-276, DOI:
Abstract:
抛光液是化学机械抛光(CMP)的关键要素之一,其中缓蚀剂是抛光液的基本组分之一。传统的缓蚀剂缓蚀效果差,缓蚀效率低。而复配缓蚀剂因缓蚀效率高、缓蚀效果好和环境友好等优势成为CMP领域研究重点。根据文献,分析了唑类缓蚀剂对Cu/Co阻挡层的缓蚀机理,对近五年来新型复配缓蚀剂在国内外CMP过程中的研究进展以及复配缓蚀剂的实验评价和分子动力学模拟进行了归纳总结。同时评价了电化学法中EIS、OCP和Tafel极化曲线,表面分析法中SEM和AFM,分子动力学模拟中DFT和ReaxFF对缓蚀剂缓蚀效果的分析。最后,对于目前复配缓蚀剂的问题进行了总结与展望。
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2024,54(2):287-292, DOI:
Abstract:
介绍了一种考虑基区SiC/SiO2界面处复合电流的SiC LBJT改进模型。分析了横向碳化硅双极结型晶体管与其垂直结构之间的区别,将横向BJT的外延层和半绝缘机构等效为衬底电容。再引入一个平行于SiC BJT基极结的附加二极管来描述复合电流,以垂直SiC BJT的SGP模型为基础建立SiC LBJT行为模型。校准了LBJT模型的基区渡越时间,模型与实际器件的开关特性接近吻合。相较于未考虑复合电流的LBJT模型,改进后的模型输出特性曲线与实测数据精度误差较小。该模型可以较精确地描述受复合电流影响的LBJT器件行为。
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2024,54(2):228-234, DOI:
Abstract:
设计了一种同步流水线静态随机存储器读写控制系统的行为级模型。分析了存储器芯片的控制信号和工作时序要求,利用Verilog硬件描述语言对存储器芯片的读写系统进行了行为级建模。系统包括主机、总控制器和存储器三部分,其中总控制器又包括信号源发生器和数据收发控制器两个子模块。利用Modelsim软件对系统行为级模型进行了仿真验证,结果表明系统控制模型在非猝发(常规)、线性猝发、交织猝发三种工作模式下均可对存储器进行正确读写操作。该模型将主机端源控制信号数量减至最少,极大简化了读写控制流程；采用系统时钟双沿对数据采样传输,提升了系统的稳定性。
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2024,54(2):293-297, DOI:
Abstract:
利用TCAD仿真研究一种二维紧耦合电阻场板电流调制原理下的物理模型与最优化结构。通过优化关键工艺与材料参数,改善器件漂移区尖峰电场,最终在相同漂移区掺杂下击穿电压较一维PN结理论击穿电压提升273%,相同归一化击穿电压10%变化范围下,漂移区电荷变化允许冗余范围比现有传统PN超结拓宽15倍。相较于对称电阻场板场效应器件,在现有工艺下非对称优化电阻场板场效应器件能够更好的实现结构小型化与高密度的设计。
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2024,54(2):298-303, DOI:
Abstract:
建立了3D封装玻璃通孔(TGV)电磁仿真分析模型,对TGV高频信号特性进行了分析,得到了回波损耗S11仿真结果,并研究了信号频率、通孔类型、通孔最大直径、通孔高度、通孔最小直径对S11的影响。选取TGV关键结构通孔最大直径、通孔高度、通孔最小直径尺寸为设计参数,以TGV在信号频率10 GHz下的S11作为目标值,采用响应曲面法,设计17组试验进行仿真,并拟合了TGV S11与其关键结构参数的关系模型。结合遗传算法对拟合模型进行优化,得到TGV S11最优的组合参数:通孔最大直径65 μm、通孔高度360 μm、通孔最小直径尺寸44 μm。对最优组合参数进行验证,发现最优参数组合仿真结果较基本模型S11减小了1.593 5 dB,实现了TGV的结构优化。
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2024,54(2):277-281, DOI:
Abstract:
薄顶层硅SOI(Silicon on Insulator)横向绝缘栅双极型晶体管(Lateral Insulated-Gate Bipolar Transistor,LIGBT)的正向饱和电压较高,引入旨在减小关断态拖尾电流的集电极短路结构后,正向饱和电压进一步增大。提出了一种注入增强型(Injection Enhancement,IE)快速LIGBT新结构器件(F-IE-LIGBT),并对其工作机理进行了理论分析和模拟仿真验证。该新结构F-IE-LIGBT器件整体构建在薄顶层硅SOI衬底材料上,其集电极采用注入增强结构和电势控制结构设计。器件及电路联合模拟仿真说明:新结构F-IE-LIGBT器件在获得较小正向饱和电压的同时,减小了关断拖尾电流,实现了快速关断特性。新结构F-IE-LIGBT器件非常适用于SOI基高压功率集成电路。
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2024,54(2):317-322, DOI:
Abstract:
A/D转换器在航空航天系统中的重要元器件,随着器件转换时钟频率不断提高而其工作环境不断恶化,如何准确测试其时间参数对于全面评价A/D转换器性能特别重要。目前对于高速A/D转换器时间参数测试,主流方法是通过示波器直接测试其输出,该方法对于示波器采样速度要求比较高。文章提出一种高速A/D转换器时域重构技术,可以通过计算机数字信号处理方法来实现高速A/D转换器时间参数测试,同时避免对示波器采样速度的依赖。同时,在研究高速A/D转换器时域重构技术方法及其应用的基础上,通过了相关试验验证。
