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张子欧，李文昌，鉴海防，阮为，刘剑，张天一，滕瑞，贾晨强，张益翔
2025,55(4):507-513, DOI: 10.13911/j.cnki.1004-3365.240395
Abstract:
针对运算放大器 Class-AB输出级存在的信号失真问题，设计并实现了一种线性增强的低功耗轨到轨运算放大器。基于对短沟道引起的非理想高阶效应的机理分析，提出了一种线性增强浮动电流源结构，在利用跨导线性环控制功耗的同时，有效降低了电路增益非线性度，减少了信号处理过程中的失真问题。电路采用 0. 18 μm CMOS工艺流片，测试结果表明，芯片实现了轨到轨输入输出范围，增益非线性度为 5. 5×10.6，静态电流为 39 μA，开环增益为 119. 5 dB。
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2025,55(4):514-521, DOI: 10.13911/j.cnki.1004-3365.240215
Abstract:
提出了一种具有快速响应，高效率特点，电流模式控制 BUCK结构。通过引入全新高速输出检测电路，当处于负载变化切换时，系统环路快速响应并迅速提升瞬态偏置电流，获得较小的瞬态电压。本文所提出的瞬时增益增强通路结构，采用 TSMC 180 nm工艺，仿真结果显示:在典型应用下，负载电流在 1A和 1.5 A之间切换时，瞬态电压在 26 mV以内。相比于带有前馈电容和不带前馈电容的传统结构，其瞬态电压分别为 46 mV和 74 mV，分别降低了 43%和 65%左右，瞬态响应速度显著提升。同时峰值效率可以达到 96%。
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2025,55(4):522-527, DOI: 10.13911/j.cnki.1004-3365.240176
Abstract:
针对一阶带隙基准温度系数较差的问题，设计一种分段曲率补偿的低温漂带隙基准源。对传统的一阶带隙基准进行分段曲率补偿，利用工作在亚阈值区的 MOS管产生了两种随温度变化的指数型补偿电流，分别在高温段和低温段对一阶系数温度曲线进行补偿，降低了带隙基准源的温度系数。基于 SMIC 0. 18 μm CMOS工艺仿真，仿真结果显示，在 3.3 V电源电压下，带隙基准输出电压为 1.075 V。设计的带隙基准与未采用曲率补偿的一阶带隙基准进行比较，在 TT工艺角下，.40~125 ℃的温度范围内，温度系数从 9. 85×10.6/℃降到 1. 58×10.6/℃，在 100 Hz时电源抑制比为 .46. 4 dB。
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2025,55(4):528-534, DOI: 10.13911/j.cnki.1004-3365.240296
Abstract:
设计了一种采用 0. 1 μm GaAs PHEMT工艺设计的高线性度宽带 IQ调制器电路，可支持的基带带宽为 0~2. 5 GHz，射频带宽为 3~20 GHz。本振链路使用 3级级联的无源多相滤波器产生宽带 4路正交信号；射频驱动放大器采用 Shunt Peaking技术拓展带宽；混频器采用有源 Gilbert单元结构提供一定的转换增益；通过优化本振链路的幅度提高调制器的线性度。该调制器芯片应用于高端测试仪器，电路后仿真结果表明，输出频率覆盖 3~20 GHz，带内转换增益大于 7.5 dB，OIP3大于 21. 8 dBm，OP1 dB大于 12.7 dB，输入 /输出回波损耗性能良好。电路测试结果显示，带内转换增益不低于 5.7 dB，OIP3不低于 20. 26 dBm，芯片总功耗为 3.4 W。
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2025,55(4):535-542, DOI: 10.13911/j.cnki.1004-3365.240259
Abstract:
为了避免选择过大的调谐增益 Kvco造成锁相环频率综合器相位噪声恶化以及由于非最佳子带的选择而带来的各种不良影响，提出一种精确自动频率校准(AFC)算法来实现对压控振荡器(VCO)频率子带的精确选择。同时为了进一步提升其噪声性能，提出了一种通过对电压偏置型 VCO的振荡幅度进行调节来优化噪声的方法，在尽可能提高锁相环噪声性能的同时避免过大的功耗。采用 SMIC 0. 11 μm CMOS工艺制造该锁相环频率综合器，其 VCO的工作频率范围为 1. 7~2.6 GHz，经过四分频后在 433. 92 MHz本振频率的 1 MHz频偏处相位噪声为 .129. 59 dBc/Hz，所提出的频率综合器总功耗为 4.8 mW，面积大小为 0. 32 mm2。
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2025,55(4):543-548, DOI: 10.13911/j.cnki.1004-3365.240286
Abstract:
设计了一种比较器延迟补偿的张弛振荡器，通过将张弛振荡器中电容充电时的峰值电压箝位至所设置的基准电压，以补偿比较器延迟的影响。采用 SMIC 0. 18 μm工艺完成电路和版图设计，后仿真结果表明，振荡器输出频率为 640 kHz，在.40~125 ℃温度范围内，温度变化率为 ±0. 27%，在 2.5~3.3 V的电压范围内，电源敏感度为 ±0. 48%/V。
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2025,55(4):549-555, DOI: 10.13911/j.cnki.1004-3365.240301
Abstract:
提出了一种基于 65 nm CMOS工艺的低相噪、低功耗 LC压控振荡器，引入了一种新型的谐振电路结构，利用双交叉耦合的 PMOS管，通过交流耦合方式连接可变电容模块，从而降低了压控振荡器的增益，改善了其相位噪声性能。同时，设计了 6组开关电容，以扩展振荡器的调谐范围。在保证低相位噪声的同时，实现了宽频范围的振荡输出。后仿真结果显示，在 1.2 V电压下，压控振荡器的功耗为 3.49 mW，振荡频率范围为 4. 78 GHz至 5. 24 GHz。在输出频率为 4. 90 GHz时，相位噪声在 1 MHz偏移达到 .128. 66 dBc/Hz，均方根抖动为 425. 85 fs。本设计实现的低相噪、低功耗、宽频压控振荡器电路可在高精度时钟生成、无线通信系统和高速数据转换器中提供高质量时钟信号。
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2025,55(4):556-562, DOI: 10.13911/j.cnki.1004-3365.240308
Abstract:
针对无线接收机的灵敏度与功耗折中问题，设计了一种超低功耗包络检波(ED)前置结构的唤醒接收机。在对该结构唤醒接收机的灵敏度制约机制进行分析的基础上，引入一个高输入阻抗的无源差分包络检波器代替传统有源包络检波器，对其进行优化设计，降低系统功耗的同时提高接收灵敏度。采用 65 nm CMOS工艺设计，仿真结果表明:在 0.4 V供电电压及 434 MHz载波频率、数据速率为 200 bits/s的 OOK信号驱动下，唤醒接收机的功耗为 16 nW，灵敏度为 . 68 dBm，相比于其他文献，在功耗基本相当的情况下实现了 44. 7%的灵敏度提高，在灵敏度与 FoM值基本相当的情况下实现了 43. 3%的功耗降低。
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2025,55(4):563-569, DOI: 10.13911/j.cnki.1004-3365.240335
Abstract:
基于 180 nm BCD工艺，设计了一种具有基极电流补偿的低噪声 LDO电路，采用 BJT预放大级，降低了误差放大器的 1/f噪声；采用单位增益负反馈架构，消除了反馈电阻网络贡献的噪声，并通过一阶 RC低通滤波器降低了基准的高频噪声；同时，提出一种基极电流补偿电路，用于补偿 BJT预放大级的基极电流，避免基准电压的降低。仿真结果表明:该 LDO输入电压 2. 4~5. 5 V，输出电压 0.8~5.3 V，最大带载电流 500 mA，在 1 kHz处的输出噪声谱密度为 4 nV/Hz，10~ 100 kHz积分噪声为 0. 92 μVRMS。
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2025,55(4):570-578, DOI: 10.13911/j.cnki.1004-3365.240341
Abstract:
采用 180 nm 1.8 V CMOS工艺，设计了一款高精度电容检测芯片。该芯片采用离散时间型二阶 CIFF结构 Sigma-Delta调制器作为电容检测前端电路，采用斩波差动放大器、栅压自举开关以及下极板采样等技术提高电容检测精度。整体电路使用软件进行后仿真，后仿结果显示:该电容检测电路能够对 0~32 pF的电容进行准确检测；在 10 Hz的测量频率下，芯片的绝对电容分辨率可以达到 10 aF。对电容检测芯片的核心电路进行了流片，并通过搭建合适的测试环境完成流片后的测试与验证工作。整体测试电路使用示波器等仪器进行测试，测试结果显示:该芯片的电容检测范围为 0~32 pF；在 100 Hz的转换频率下，绝对电容分辨率为 1 fF左右；在 6 Hz左右的转换频率下，绝对电容分辨率可达 35 aF。
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2025,55(4):579-584, DOI: 10.13911/j.cnki.1004-3365.240359
Abstract:
针对 5.8 GHz多普勒雷达应用，使用 HL 55 nm CMOS工艺设计了一种高性能接收机电路，接收机主要由跨导低噪声放大器(LNTA)、混频器(MIXER)、本振缓冲器(LO Buffer)以及跨阻放大器(TIA)组成。该接收机输入使用变压器巴伦实现单端转差分以获得良好共模噪声抑制， LNTA采用了辅助支路噪声抵消技术实现了低噪声，同时也具有低功耗、无电感、高输出阻抗的特点；系统层面上，使用占空比的方式，令模块进行工作休眠以实现极低功耗。后仿真结果显示，在无本振泄漏情况下，接收机整体在 50 Hz处中频的噪声系数(NF)为 27 dB，转换增益为 41 dB；接收机整体输入 1 dB压缩点(IP1dB)为.28 dBm。连续模式下，接收机功耗为 4. 75mW，低功耗模式下，功耗仅为 23. 76 μW。测试结果显示，接收机在 1 MHz处的噪声系数最低为 26.2 dB，增益最高为 41.6 dB，版图面积仅为 680 μm×384 μm。
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2025,55(4):585-591, DOI: 10.13911/j.cnki.1004-3365.240448
Abstract:
DC/DC变换器为计算机系统、通信系统、遥测遥控系统等提供稳定的电压以及电流，其中电源管理芯片是电源系统的核心控制单元。太空中各种电磁辐射带来的辐照效应给电子装备的性能指标、可靠性、使用寿命带来了巨大挑战。随着深空探索、商业航天等行业的日益发展，对电源芯片抗辐照性能的需求越来越强烈。提出的 PWM控制器基于双多晶自对准 SOI互补双极工艺，电路采用抗辐照设计，实现了良好的抗辐照性能。具体而言，该芯片抗总剂量大于 1 000 Gy(Si)，抗中子注量能力大于 2×1013 n/cm2。该款芯片已应用于多个项目，对于提高电源系统的抗辐照能力发挥了重要作用。
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卢梦晨，周远杰，黄治华，何峥嵘，赵飞宇，徐嘉豪，杜宜蓥，蒋思奇
2025,55(4):592-599, DOI: 10.13911/j.cnki.1004-3365.250115
Abstract:
基于 GHz连续检波对数放大器架构及电流反馈快速响应技术，设计了一种超宽频带及快速响应对数放大器，介绍了对数放大器总体架构以及工作原理，电路内部包含限幅放大器、整流器、偏置电路、输出级、失调补偿结构等单元，对实现超宽频带和快速响应设计技术的原理进行了分析，并完成了线路设计、版图设计和后仿真，芯片流片测试结果表明，该对数放大器在 5V工作电压条件下，工作频率 0. 1~2. 5 GHz；在对数精度 ±3 dB要求下，动态范围可达到 70 dB；响应时间 ≤ 100 ns。
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2025,55(4):600-605, DOI: 10.13911/j.cnki.1004-3365.240201
Abstract:
对传统电流复用结构有源电感进行改进，提出了一款具有低功耗、低噪声和电感值相对于 Q值可独立调节的有源电感(LPLN-AI)。主要由带有电压调谐端的增益增强型共源(CS)-共栅(CG)组合晶体管负跨导器(NT)、CS正跨导器(PT)、噪声抑制支路以及有源反馈放大器构成。其中，NT和 PT以电流复用方式连接，既可实现电感特性、降低功耗，又可提高 Q值；进一步地，在 CG PT的栅端引入的噪声抑制支路减小了噪声；再者，有源反馈放大器嵌入到 PT与 NT之间的反馈路径中，进一步提高了 Q值并补偿因电感值的调谐导致的 Q值的变化。该 LPLN-AI的上述电路拓扑结构，使得它不但在同一频率下电感值可以相对 Q值独立调节，而且在不同工作频率下各个 Q峰值可以保持基本不变，同时也具有较低的功耗与噪声。基于 0. 18 μm CMOS工艺进行验证，结果表明:在 2. 75 GHz下，电感值可在 258 nH到 469 nH的范围内进行调谐，调谐率为 83. 7%，而 Q值仅变化 1. 4%；在 2.1 GHz、2.5 GHz和 3.2 GHz的不同频率下，Q峰值分别高达 327、329和 328，而变化率仅为 0. 3%；在 1 GHz和 2. 75 GHz下，噪声分别为 2.99 nV∕Hz和 1.74 nV∕ Hz；直流功耗为 0.96 mW。
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2025,55(4):606-616, DOI: 10.13911/j.cnki.1004-3365.250134
Abstract:
带隙基准源是模拟集成电路的基本单元之一，主要作用是提供一个与电源无关，具有低温度系数和高电源抑制比的电压基准。从带隙基准的基本原理出发，分别围绕低压和低温度系数两个角度介绍了带隙基准的发展历程以及最新研究成果，并分析这些电路在降低电源电压、提高精度等方面的创新点和优缺点，最后基于以上讨论做出总结。
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刘勇，谭磊，徐侧茗，肖添，刘登华，兰贵明，施杨剑，刘建，李航，王淼
2025,55(4):617-626, DOI: 10.13911/j.cnki.1004-3365.240205
Abstract:
随着集成电路集成密度越来越高，在制造和封装过程中积累的机械应力对器件电性能产生了显著影响，因此检测应力对改进与优化工艺特别重要。文章系统介绍了利用硅压阻效应测试封装应力的理论与发展状况，探讨了在芯片制造阶段利用压阻效应通过 PCM来测试圆片应力的可行性，取得了初步的试验结果。试验表明十元单极传感器的 n型压阻系数灵敏度比八元双极的 n型压阻系数灵敏度高，十元单极结构用于应力测试的误差可能更大。后续可开展应力测试准确性的评价方法研究。
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2025,55(4):627-634, DOI: 10.13911/j.cnki.1004-3365.240294
Abstract:
随着 FPGA设计复杂性的增加，单元的高度密集性和布线资源的有限性容易导致布线拥塞，在物理设计的早期阶段对布线拥塞进行预测并实施相关策略可以有效缩短设计周期并降低成本。基于复杂网络特征保留电路拓扑性质的特性，提出一种利用复杂网络和 Patched EDM的 FPGA布线拥塞预测方法。在布局阶段提取与布线拥塞相关的电路特征和复杂网络特征，根据特征重要性映射成 RGB图像，并在 EDM中引入 Patch转换来捕捉图像中与布线拥塞相关的关键信息。实验结果表明，本方法 SSIM的平均值为 85. 01%，PSNR为 27.854 7 dB，NRMS为 12. 91%， PIX为 18. 73%，相对于现有最先进的模型表现出更好的预测效果，证明了提出的 Patched EDM在预测布线拥塞方面的有效性。
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2025,55(4):635-639, DOI: 10.13911/j.cnki.1004-3365.250123
Abstract:
针对准循环低密度奇偶校验码(QC-LDPC)在 5G NR系统中的应用需求，提出一种基于生成子矩阵循环重构的编码优化方法，该方法根据输入信息序列的码长和码率确定基矩阵、提升因子(Z)及生成子矩阵(P)，以间隔 Z对生成子矩阵进行存储和重构，有效降低存储资源消耗。通过 Verilog HDL语言在 FPGA平台上进行编码器的实现和验证，结果表明该优化设计相较直接编码减少了 14. 6%的 LUT资源消耗和 54. 6%的寄存器资源消耗，在 100 MHz时钟频率下，编码吞吐率最高可达 2. 7 Gb/s，能够满足高速编码的应用需求。
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2025,55(4):640-647, DOI: 10.13911/j.cnki.1004-3365.240332
Abstract:
针对深亚微米工艺下集成电路存在拥塞严重和时序收敛困难的问题，提出结合有用偏移和布局优化的时钟树综合(CTS)优化方法，能够缓解拥塞并优化时序。该方法以两种工艺下数字芯片子模块为例，使用 Early clock flow在布局阶段提前做时钟树，并针对出现的时序违例分析寄存器与宏单元之间的数据流向，通过脚本优化其物理位置并使用有用偏移调整时钟树的长短。在 Innovus工具中将本文的时钟树综合优化方法其他两种方法进行比较，并通过 PrimeTime进行验证，结果表明使用该方法后拥塞问题得到改善，时钟树综合阶段建立时间的最差负时序裕量
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2025,55(4):648-654, DOI: 10.13911/j.cnki.1004-3365.240263
Abstract:
为有效降低悬臂梁结构 MEMS微波功率检测芯片边缘场效应的影响，改善检测芯片的微波特性，建立了 MEMS微波功率检测芯片悬臂梁电容模型，对悬臂梁结构进行了优化设计，利用有限元仿真软件研究了阵列过孔尺寸和密度对边缘场电容的补偿作用。有限元仿真结果表明，过孔大小为 10 μm×10 μm、过孔间距为 10 μm时结构最优，三种结构相同尺寸不同的 MEMS悬臂梁耦合电容计算值分别为 67.6 fF、101. 4 fF、135. 3 fF，有限元仿真得到的等效电容值分别为 67. 3 fF、100. 5 fF、134. 1 fF，MEMS悬臂梁边缘场电容的影响分别被降低至 0. 4%、0. 9%和 0. 9%。实验结果表明，检测芯片 8~12 GHz下回波损耗均小于 .10. 6 dB，10 GHz下三个系统的灵敏度分别为 16. 3 fF/W、65. 6 fF/W和 144. 4 fF/W，为研究 MEMS悬臂梁电容模型提供了一定的参考价值。
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2025,55(4):655-663, DOI: 10.13911/j.cnki.1004-3365.240279
Abstract:
基于标准的 Mextram双极器件紧凑模型，根据双极 NPN晶体管的结构，分析器件模型参数与发射极长度和宽度等几何尺寸的关系，引入多个尺寸相关的系数，对相关的模型参数进行了修正，建立了一种可缩放的双极器件模型。经过多套双极工艺的实际验证，结果表明提出的修正模型具有良好的尺寸缩放功能，对不同尺寸的双极晶体管的拟和误差都比使用比例因子的方法大幅减小，对双极电路设计仿真具有很好的应用价值。
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2025,55(4):664-668, DOI: 10.13911/j.cnki.1004-3365.240280
Abstract:
三维电子气(Three Dimensional Electron Gas，3DEG)是极化掺杂场效应晶体管(Polarization-doped Field Effect Transistor，PolFET)优秀性能的关键所在，但目前未见三维电子气相关的定量理论工作。提出三维电子气的定量理论，基于 PolFET中的渐变 Al组分铝镓氮(Aluminum Gallium Nitride，AlGaN)层的极化效应定量研究，计算体极化电荷分布，结合空间电荷分析提出 AlGaN层的耗尽近似和中性近似，引入费米 -狄拉克统计、能带电势关系等物理关系，建立求解耗尽区宽度的方程组，定义其边界条件与边界近似，并给出求解耗尽区宽度的数值解法和方程解析解(最大相对误差均不超过 3%)。
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2025,55(4):669-677, DOI: 10.13911/j.cnki.1004-3365.250113
Abstract:
栅氧界面陷阱是引起 SiC MOSFET可靠性劣化的主要根源。基于 N型 4H-SiC MOSFET结构，系统地研究了偏压温度应力下栅氧界面陷阱对器件电学特性及可靠性的影响。研究结果表明，受主陷阱密度和能级会显著影响电学特性，具体表现为阈值电压正向漂移、导通电阻增大以及 C-V特性曲线的变化；而施主陷阱对电学特性的影响较小，主要反映在 C-V曲线积累区的电容变化。高温下，浅能级受主陷阱对载流子捕获能力显著减弱，但深能级受主陷阱仍保持较强的捕获能力。此外，热载流子注入效应与栅极应力大小和时间相关，随着栅偏压增大、应力时间增加，界面陷阱密度增加、范围扩大，影响器件电学特性，显著劣化长期可靠性。
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2025,55(4):678-683, DOI: 10.13911/j.cnki.1004-3365.250183
Abstract:
低介电常数(Low-K)介质材料是芯片制备过程中广泛使用的一种材料，其低介电常数可提升芯片总体性能，但同时由于低介电常数材料的松软结构和易渗透性，使得低介电常数晶圆在切割加工时易出现边缘破裂、崩边爆裂等情况。主要研究低介电常数芯片切割工艺中不同激光开槽工艺参数对低介电常数晶圆边缘质量、切槽几何形貌的影响，并对不同激光开槽工艺参数下得到的芯片进行封装、可靠性测试。试验结果表明，不同激光开槽工艺参数直接影响芯片切割后的形貌，并导致其在封装后可靠性试验中的所受应力不同，从而影响电路的可靠性。
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2025,55(4):684-689, DOI: 10.13911/j.cnki.1004-3365.240405
Abstract:
随着 DC/DC变换器功率的不断提升，其发热量显著增加，热设计在产品可靠性中的重要性日益凸显。针对大功率混合集成 DC/DC变换器中磁性器件高温升问题，分析了磁性器件的发热原理和散热途径。通过有限元仿真软件 Ansys Icepak对多种散热方案进行模拟分析，提出了在磁性器件内部填充高导热灌封胶以减小铜绕组与磁芯间热阻，同时在磁芯侧壁与管壳之间填充粘接胶以扩大散热面积的综合优化方案。仿真结果和实物测试验证表明，优化后磁性器件温度降幅达 15.5 ℃，且通过可靠性试验验证了工艺适应性。
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2025,55(4):690-694, DOI: 10.13911/j.cnki.1004-3365.240403
Abstract:
锡珠飞溅是真空回流过程中的常见缺陷，通过对真空回流过程中锡珠飞溅的原因进行分析，确定了真空回流过程中锡珠飞溅的两类主要原因，分别是元器件自身镀层质量和最小真空度。通过对元器件进行预处理，让镀层中的杂质气体充分溢出，采用阶梯式分段抽真空、动态调整最小真空度或者降低抽真空速率，让熔融焊料中的气泡缓慢排出，都可以有效降低真空回流时的锡珠飞溅。
2025年第55卷第4期
电路与系统设计
动态与综述
模型与算法
半导体器件与工艺
测试与封装
2025年第55卷第4期
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2023,53(5):930-937, DOI:
Abstract:
针对采用10号钢为基材的K1-5型外壳的芯片裂纹问题,对其共晶应力进行了仿真,并尝试对工艺过程进行仿真优化。结果表明,无论采用何种缓慢或快速的散热方式,都不能从根本上改变10号钢与Si芯片因热膨胀系数的巨大差异而导致的热应力。通过比较三种不同的管壳材料可知,以可伐材料为基体的K1-5管壳的共晶热应力最低,为316 MPa,而以10号钢为基体的热应力最高,为19 800 MPa,远远超出了硅芯片的极限断裂强度544 MPa。根据应力的基本理论,可伐与Si芯片的热膨胀系数的差异最小,无氧铜次之,而10号钢为最大,这也是以10号钢为基体的K1-5管壳在共晶时芯片开裂的根本原因。将管壳基材更换为可伐材料,仿真分析和实际试验结果均证明该管壳能够有效解决芯片开裂的问题。
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2024,54(2):207-213, DOI:
Abstract:
基于40 nm CMOS工艺,设计了一种具有高频高电源抑制(PSR)的无片外电容 低压差线性稳压器(LDO)电路。电路采用1.1 V电源供电,LDO输出电压稳定在0.9 V。仿真结果表明,传统无片外电容LDO电路的PSR将会在环路的单位增益 频率(UGF)处上升到一个尖峰,之后才经输出节点处的电容到地的通路开始降低,最高时PSR甚至大于0 dB。采用新型的衬底波纹注入技术的LDO能很好地抑制PSR的尖峰,可以做到全频段都在-20 dB以上,相比传统结构,尖峰处的PSR提高了20 dB以上。该LDO适用于需要低电压供电的射频电路。
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2024,54(2):214-220, DOI:
Abstract:
基于SMIC 0.18 μm BCD工艺设计了一种低静态电流、高瞬态响应的无片外电容 低压差线性稳压器(Low Dropout Regulator, LDO)。误差放大器采用一种跨导提升技术,在低静态电流的情况下,实现更高的环路增益及单位增益带宽。由于采用高增益误差放大器,可以通过适当减少功率管尺寸来增强瞬态响应。采用有源反馈,在不引入额外静态电流情况下,增大环路的次极点。同时当LDO输出电压变化时,能够增大功率管栅极的动态电流,实现高瞬态响应。此外在有源反馈的基础上,采用反馈电阻并联小电容的方式,以提高环路稳定性。利用Cadence Spectre软件对LDO进行仿真验证。结果显示,LDO的静态电流仅为10 μA；在负载电流为1 mA的情况下,相位裕度最高可达70.9°；LDO负载电流在500 ns内从1 mA切换到100 mA时,下冲电压为134.7 mV,下冲电压恢复时间为1 μs；负载电流在500 ns内从100 mA切换到1 mA时,过冲电压为155.5 mV,过冲电压恢复时间为430 ns。
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2024,54(2):171-176, DOI:
Abstract:
基于 SMIC 180 nm 标准 CMOS 工艺,设计了一款面积仅为320 μm×150 μm的10 bit分段式电流舵数模转换器(DAC)。该设计采用“5+5”式分段,通过电阻实现高位子DAC的量化阶梯,从而减小高位子DAC所需电流。与原始的电阻量化结构相比,改变电流流向,节约了一半的电流源数量。同时通过校准电阻的方式,有效校准了结构中存在的特殊非理想特性。仿真验证结果表明,本分段电流舵DAC微分非线性(DNL)和积分非线性(INL)最大值分别为0.09 LSB和0.34 LSB,无散杂动态范围为64.52 dB,功耗为8.58 mW。与传统结构相比,该结构面积减小约80%,有效减小分段式电流舵DAC的功耗以及面积。
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2024,54(2):177-182, DOI:
Abstract:
针对一阶噪声整形(NS)往往需要增加功耗而以较高的过采样比(OSR)来实现较高的有效位数(ENOB),提出了一种低OSR、低功耗的二阶无源NS SAR ADC。该无源NS模块较高的无源增益可以更好地抑制比较器的噪声；其残差电压是通过开关MOS阵列复用积分电容实现采样,从而无需额外的残差采样电容,避免了残差采样电容清零和残差采样时kT/C噪声的产生,因此减小了总的kT/C噪声。180 nm CMOS工艺仿真结果表明,在不使用数字校准的情况下,所设计的10位二阶无源NS SAR ADC电路以100 kS/s的采样率和5的OSR,实现了13.5位ENOB,电路功耗仅为6.98 μW。
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2024,54(2):243-254, DOI:
Abstract:
随着工业物联网趋向数字化、智能化和集成化发展,控制系统需要感知的物理量规模和复杂度都迅速提升。其中数字温度传感器能直接将温度信息转换为数字信号,具有低成本、低功耗、面积小、数字输出等多种优点,可以实时监测系统温度数据,并与反馈机制协同进行反馈调节,目前已经得到广泛应用。在各类数字温度传感器中,基于CMOS工艺寄生三极管(BJT)感温的数字温度传感器在制造工艺上更容易实现,且具有高稳定性和高精度,是工业界产品首选方案。聚焦基于BJT特性实现感温的数字温度传感器,从学术研究成果、工业产品两方面总结其技术路线、发展现状和趋势,为后续温度传感器研究提供参考。
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2024,54(2):183-188, DOI:
Abstract:
基于180 nm CMOS工艺,设计了一种应用于音频领域的可重构前馈式3阶Σ-Δ连续时间调制器。传统Σ-Δ连续时间调制器只有一种工作模式,而该设计利用可重构的积分器使Σ-Δ连续时间调制器具有高精度和低功耗两种工作模式。此外,采用的加法器提前技术减小了调制器功耗,负电阻补偿技术提高了调制器的SNDR,额外环路延时补偿技术提高了调制器的稳定性。仿真结果表明,在20 kHz信号带宽、1.8 V电源电压下,低功耗模式下调制器的SNDR为94.7 dB,功耗为291 μW；高精度模式下调制器的SNDR为108 dB,功耗为436.6 μW。
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2024,54(2):201-206, DOI:
Abstract:
采用UMC 28 nm CMOS工艺,设计了一款应用于光接收机、工作在80 Gbit/s PAM4的低噪声模拟前端电路(AFE)。对噪声和带宽进行折中设计,采用了跨阻放大器(TIA)级联连续时间线性均衡器(CTLE)技术和输入电感峰化技术。为了更好地控制低频增益,进一步拓展带宽,采用了跨导跨阻(gm-TIA)结构的VGA。在输入电容100 fF和供电电压1.2 V下,实现的跨阻增益为48.5 dBΩ,带宽为36.1 GHz,平均等效输入噪声电流为22.6 pA/Hz,功耗为14.5 mW。
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2024,54(2):311-316, DOI:
Abstract:
针对LCCC封装器件在温度循环载荷下焊点开裂的问题,首先分析其失效现象和机理,并建立有限元模型,进行失效应力仿真模拟。为降低焊点由封装材料CTE不匹配引起的热应力,提出了两种印制板应力释放方案,并分析研究单孔方案中不同孔径和阵列孔方案中不同孔数量对热疲劳寿命的影响。之后,为降低对PCB布局密度的影响,提出一种新型的叠层焊柱应力缓冲方案,进行了不同叠层板厚度和焊柱间距的敏感度分析。结果表明,更大的开孔面积、更小的叠层板厚度、更密的焊柱可有效降低焊点应力,提高焊点热疲劳寿命,使得LCCC封装器件焊点热疲劳可靠性得到有效提高。
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2024,54(2):255-263, DOI:
Abstract:
在后摩尔时代,通过先进封装技术将具有不同功能、不同工艺节点的异构芯粒实现多功能、高密度、小型化集成是延长摩尔定律寿命的有效方案之一。在众多先进封装解决方案中,在基板或转接板中内嵌硅桥芯片不仅能解决芯粒间局域高密度信号互连问题,而且相较于TSV转接板方案,其成本相对较低。因此,基于硅桥芯片互连的异构芯粒集成技术被业内认为是性能和成本的折中。总结分析了目前业内典型的基于硅桥芯片互连的先进集成技术,介绍其工艺流程和工艺难点,最后展望了该类先进封装技术的发展。
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2024,54(2):189-195, DOI:
Abstract:
针对Wi-Fi 6、Wi-Fi 6E(5 GHz、6 GHz)的低功耗、宽带宽等无线局域网(WLAN)设备需求,基于65 nm CMOS工艺设计了一款两级低功耗宽带低噪声放大器(LNA)。电路第一级采用结合互补共源电路的共源共栅结构,通过电感峰化技术和负反馈技术的运用,提高输入跨导,降低噪声,并拓展带宽和提高增益平坦度。第二级在共漏极缓冲器基础上引入辅助放大结构、电感峰化技术,实现抵消第一级共源管的噪声并拓展带宽。电路采用提出的前向衬底自偏置技术,以降低电路对电源电压的依赖,整体电路实现两路电流复用,从而有效降低了功耗。仿真结果表明,在5~9.3 GHz频带内LNA的S21为17.8±0.1 dB,S11小于-9 dB、S22小于-11.9 dB,噪声系数小于1.34 dB。在0.8 V电压下整体电路功耗为5.3 mW。
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2024,54(2):235-242, DOI:
Abstract:
采用65 nm CMOS工艺设计了一款用于高速芯片互联的四电平脉冲幅度调制(PAM4) SerDes发射机。该发射机主要由最高有效位通道和最低有效位通道、时钟产生路径、前馈均衡模块、接口驱动电路等构成。采用一种无锁存的并串转换技术,以降低功耗；采用一种分数型前馈均衡技术,获得了超出奈奎斯特频率点的频率补偿峰值,从而扩展频率补偿范围,使输出信号能更好地适应信道。此外,采用带预充电结构的4∶1并串转换器,减小电荷共享效应对电路的影响。仿真结果表明,在1 V电源电压下,整体电路能实现56 Gbit/s PAM4输出信号,输出眼图清晰,且获得电平失配率为93.1%的高线性度,输出摆幅达到480 mV,功耗为75 mW。
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2024,54(2):196-200, DOI:
Abstract:
噪声消除技术是设计低噪声放大器(LNA)时常用的技术之一,而如何解决LNA噪声与功耗的矛盾始终是设计的难点。文章提出一种新型噪声消除结构,通过主辅支路之间添加反馈回路的方式,在不增加功耗的情况下,实现了消除主辅支路噪声的目的。基于180 nm CMOS工艺,设计了一款应用该噪声消除结构的宽带低噪声放大器。仿真结果显示,该LNA的带宽为0.40~2.36 GHz,S11与S22均小于-10 dB,S12小于-30 dB,最大S21为14.5 dB,噪声系数为2.20~2.34 dB,功耗仅为9 mW。
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2024,54(2):264-276, DOI:
Abstract:
抛光液是化学机械抛光(CMP)的关键要素之一,其中缓蚀剂是抛光液的基本组分之一。传统的缓蚀剂缓蚀效果差,缓蚀效率低。而复配缓蚀剂因缓蚀效率高、缓蚀效果好和环境友好等优势成为CMP领域研究重点。根据文献,分析了唑类缓蚀剂对Cu/Co阻挡层的缓蚀机理,对近五年来新型复配缓蚀剂在国内外CMP过程中的研究进展以及复配缓蚀剂的实验评价和分子动力学模拟进行了归纳总结。同时评价了电化学法中EIS、OCP和Tafel极化曲线,表面分析法中SEM和AFM,分子动力学模拟中DFT和ReaxFF对缓蚀剂缓蚀效果的分析。最后,对于目前复配缓蚀剂的问题进行了总结与展望。
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2024,54(2):228-234, DOI:
Abstract:
设计了一种同步流水线静态随机存储器读写控制系统的行为级模型。分析了存储器芯片的控制信号和工作时序要求,利用Verilog硬件描述语言对存储器芯片的读写系统进行了行为级建模。系统包括主机、总控制器和存储器三部分,其中总控制器又包括信号源发生器和数据收发控制器两个子模块。利用Modelsim软件对系统行为级模型进行了仿真验证,结果表明系统控制模型在非猝发(常规)、线性猝发、交织猝发三种工作模式下均可对存储器进行正确读写操作。该模型将主机端源控制信号数量减至最少,极大简化了读写控制流程；采用系统时钟双沿对数据采样传输,提升了系统的稳定性。
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2024,54(2):287-292, DOI:
Abstract:
介绍了一种考虑基区SiC/SiO2界面处复合电流的SiC LBJT改进模型。分析了横向碳化硅双极结型晶体管与其垂直结构之间的区别,将横向BJT的外延层和半绝缘机构等效为衬底电容。再引入一个平行于SiC BJT基极结的附加二极管来描述复合电流,以垂直SiC BJT的SGP模型为基础建立SiC LBJT行为模型。校准了LBJT模型的基区渡越时间,模型与实际器件的开关特性接近吻合。相较于未考虑复合电流的LBJT模型,改进后的模型输出特性曲线与实测数据精度误差较小。该模型可以较精确地描述受复合电流影响的LBJT器件行为。
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2024,54(2):298-303, DOI:
Abstract:
建立了3D封装玻璃通孔(TGV)电磁仿真分析模型,对TGV高频信号特性进行了分析,得到了回波损耗S11仿真结果,并研究了信号频率、通孔类型、通孔最大直径、通孔高度、通孔最小直径对S11的影响。选取TGV关键结构通孔最大直径、通孔高度、通孔最小直径尺寸为设计参数,以TGV在信号频率10 GHz下的S11作为目标值,采用响应曲面法,设计17组试验进行仿真,并拟合了TGV S11与其关键结构参数的关系模型。结合遗传算法对拟合模型进行优化,得到TGV S11最优的组合参数:通孔最大直径65 μm、通孔高度360 μm、通孔最小直径尺寸44 μm。对最优组合参数进行验证,发现最优参数组合仿真结果较基本模型S11减小了1.593 5 dB,实现了TGV的结构优化。
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2024,54(2):293-297, DOI:
Abstract:
利用TCAD仿真研究一种二维紧耦合电阻场板电流调制原理下的物理模型与最优化结构。通过优化关键工艺与材料参数,改善器件漂移区尖峰电场,最终在相同漂移区掺杂下击穿电压较一维PN结理论击穿电压提升273%,相同归一化击穿电压10%变化范围下,漂移区电荷变化允许冗余范围比现有传统PN超结拓宽15倍。相较于对称电阻场板场效应器件,在现有工艺下非对称优化电阻场板场效应器件能够更好的实现结构小型化与高密度的设计。
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2024,54(2):277-281, DOI:
Abstract:
薄顶层硅SOI(Silicon on Insulator)横向绝缘栅双极型晶体管(Lateral Insulated-Gate Bipolar Transistor,LIGBT)的正向饱和电压较高,引入旨在减小关断态拖尾电流的集电极短路结构后,正向饱和电压进一步增大。提出了一种注入增强型(Injection Enhancement,IE)快速LIGBT新结构器件(F-IE-LIGBT),并对其工作机理进行了理论分析和模拟仿真验证。该新结构F-IE-LIGBT器件整体构建在薄顶层硅SOI衬底材料上,其集电极采用注入增强结构和电势控制结构设计。器件及电路联合模拟仿真说明:新结构F-IE-LIGBT器件在获得较小正向饱和电压的同时,减小了关断拖尾电流,实现了快速关断特性。新结构F-IE-LIGBT器件非常适用于SOI基高压功率集成电路。
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2024,54(2):317-322, DOI:
Abstract:
A/D转换器在航空航天系统中的重要元器件,随着器件转换时钟频率不断提高而其工作环境不断恶化,如何准确测试其时间参数对于全面评价A/D转换器性能特别重要。目前对于高速A/D转换器时间参数测试,主流方法是通过示波器直接测试其输出,该方法对于示波器采样速度要求比较高。文章提出一种高速A/D转换器时域重构技术,可以通过计算机数字信号处理方法来实现高速A/D转换器时间参数测试,同时避免对示波器采样速度的依赖。同时,在研究高速A/D转换器时域重构技术方法及其应用的基础上,通过了相关试验验证。
