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2025,55(1):1-8, DOI: 10.13911/j.cnki.1004-3365.240244
Abstract:
针对 H栅结构双埋氧层绝缘体上硅(Double Silicon-On-Insulator，DSOI)NMOS器件，观察到不同沟道宽度下的电离总剂量(Total Ionizing Dose，TID)响应存在差异，宽沟道器件在电参数的退化上更加显著，对亚阈值分离技术与直流电流电压技术提取出的陷阱电荷密度进行研究，结果表明，沟道宽度与氧化物陷阱电荷密度具有正相关的趋势，界面陷阱电荷密度则随沟道宽度增大而减小，TG偏置下不同沟道宽度器件中的电场差异是导致辐射诱导氧化物陷阱电荷密度不同的主要原因，并且氧化物陷阱电荷的积聚形成的静电势垒会影响界面陷阱电荷产生。
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2025,55(1):9-15, DOI: 10.13911/j.cnki.1004-3365.240234
Abstract:
研究了重离子引起漏电退化损伤对 1 200 V SiC MOSFET栅极可靠性的影响。结果表明，在 Ta离子辐照下，VDS在 150 V至 200 V时，器件漏电流由纳安增加至微安，通过微光显微镜
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2025,55(1):16-20, DOI: 10.13911/j.cnki.1004-3365.240287
Abstract:
仿真研究了不同 LET值的重离子沿不同方位、不同入射角度入射对 FinFET SRAM的影响，研究发现对于 FinFET SRAM其翻转状态受到离子入射方向的影响较为显著，沿着鳍方向入射更容易使 SRAM单元发生翻转，垂直于鳍方向则不太容易使 SRAM单元发生翻转。当离子 LET值较低或者角度较大时，离子入射在敏感漏极中电离产生的电荷不足以使 SRAM单元发生翻转。当离子 LET值较高且有一定角度入射时，离子穿出 N-FinFET的鳍影响 N阱，触发寄生双极效应，当 LET值足够高时，寄生双极电流超过漏极漂移收集机制导致的电流，就会发生单粒子翻转恢复。对于 FinFET集成电路的抗辐射加固具有指导意义。
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2025,55(1):21-26, DOI: 10.13911/j.cnki.1004-3365.240152
Abstract:
InP基高电子迁移率晶体管(HEMT)具有频率高、噪声低、功耗低及增益高等特点，在空间高频信号接收系统中具有广阔的应用前景。为促进 InP基 HEMT在空间辐照环境中的应用，利用二维仿真的方法研究了粒子入射位置、温度和入射角度对 InP基 HEMT单粒子瞬态效应的影响。结果表明，不同入射位置对峰值漏电流和漏极收集电荷有不同的影响，在栅极处，峰值漏电流和收集电荷最大，因此栅极为器件单粒子效应的最敏感位置；随着入射角度，在缓冲层产生空穴越多，使栅下势垒降低得越多，从而导致漏瞬态电流峰值和脉冲宽度增加；随着温度的增加，沟道中电子迁移率减小，导致漏瞬态电流峰值和脉冲宽度降低。温度和粒子入射角度耦合作用时，温度对小角度入射产生的漏瞬态电流峰值的影响较大。该工作可为 InP基 HEMT抗单粒子效应加固设计提供理论依据和指导。
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2025,55(1):27-33, DOI: 10.13911/j.cnki.1004-3365.240330
Abstract:
超高速模 /数转换器(ADC)是相控阵雷达和数字多模接收机等信号处理单元的关键元器件，其随系统在宇宙空间中容易受宇宙射线辐照发生单粒子效应，导致器件性能退化，严重的将导致功能消失。对流水线型 ADC单粒子效应机理进行分析研究，提出了一种针对超高速模数转换器(≥3 GS/s)的单粒子锁定、翻转和瞬态地面模拟测试方法，利用 CER检测原理和高速码值异常处理方法等实现超高速模 /数转换器的单粒子效应在线测试系统。在中国原子能研究院串列静电加速器(HI-13)与兰州重离子加速器(HIRFL)上进行试验验证，成功监测到单粒子锁定、翻转以及单粒子瞬态等典型单粒子试效应。最后根据试验数据结合电路结构进行了电路单粒子效应分析，对高速模数转换器集成电路的评估与应用阶段的系统验证具有重要意义。
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2025,55(1):34-39, DOI: 10.13911/j.cnki.1004-3365.240380
Abstract:
超高速数 /模转换器(DAC)是微波回程系统和雷达干扰机信号处理单元的核心单元，在宇航环境中易受射线辐照影响导致功能异常，由于其接口数据速率极高，评估其单粒子功能中断具有很大的挑战。本文研究并分析高速 DAC在重离子环境存在的四种单粒子功能中断类型，提出一种针对 JESD204B接口 DAC(≥12 GS/s)的单粒子功能中断地面模拟测试方法，结合电流舵数/模转换器结构设计实现 JESD204B接口数 /模转换器的单粒子功能中断在线测试系统。在中国原子能院串列加速器(HI-13)与空间环境地面模拟装置(SESRI)上进行试验验证，成功监测与器件结构机理分析一致的单粒子功能中断现象，对后续加固设计具有一定的指导意义。
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傅成文，黄文德，董小平，刘垚森，马瑶，黄铭敏，龚敏，杨治美，李芸
2025,55(1):40-45, DOI: 10.13911/j.cnki.1004-3365.250020
Abstract:
碳化硅肖特基势垒二极管(SiC SBD)凭借其低功耗、耐高温、高开关频率等优异特性，在航天航空领域具有广阔的应用前景，然而，其抗单粒子烧毁能力远不如预期。采用二维数值模拟方法，对 1 200 V碳化硅沟槽结势垒肖特基(TJBS)二极管的单粒子烧毁(SEB)效应进行了研究。结果表明，峰值温度点会随入射位置变化而迁移，且器件的单粒子敏感区域集中在 P+/n.和 n./ n+结。针对这些敏感位置，提出具有分层 P区及高斯缓冲层的新型结构 SP-TJBS。与 TJBS相比，SP-TJBS结构在离子撞击肖特基结中心时，峰值温度仅为 TJBS二极管的 44. 6%，在 P+区入射时，峰值温度仅为 TJBS二极管的 52. 2%~56. 3%，这种新型结构显著提升了器件的抗单粒子烧毁能力。
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2025,55(1):46-51, DOI: 10.13911/j.cnki.1004-3365.240238
Abstract:
基于对辐射环境下带隙基准电路退化机理的研究，设计了一种抗辐射宽输入范围带隙基准源。通过建立内部电源轨使其工作在更高电压下；采用 MOS器件的叉指结构，将浅槽隔离区(STI)与有源区进行有效隔离，实现基准核心对总剂量效应(TID)的加固；针对单粒子瞬态(SET)对基准电路的影响，提出了动态负载追踪(Dynamic Load Tracking，DLT)技术，并综合运用输出滤波、调整管栅极滤波、DLT技术对 SET进行加固。基于 0.18 μm 40 V BCD工艺对电路进行设计，仿真结果表明，该电路可在 6~40 V电压下工作，最大陷阱电荷浓度下叉指结构的 PN结电流变化相比单指结构减小 27%，SET脉冲幅值相比加固前减小 80%。
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2025,55(1):52-58, DOI: 10.13911/j.cnki.1004-3365.240320
Abstract:
基于正激拓扑，对一种厚膜混合集成抗辐射 DC/DC变换器的磁性元件设计和磁隔离反馈方法进行了研究，研制的抗辐射 DC/DC变换器可实现将 18~36 V输入电压转换为 28 V/4.3 A额定输出，最高转换效率不低于 87%，且具备抗总剂量和中子辐射能力。
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2025,55(1):59-64, DOI: 10.13911/j.cnki.1004-3365.240072
Abstract:
针对不同特征尺寸商用微处理器在总剂量效应失效模式和失效剂量方面的差异，以同一制造商 180 nm、90 nm、40 nm特征尺寸的微处理器为研究对象，利用自主研制的可扩展式微处理器总剂量效应在线测试系统，对微处理器在 60Co辐照期间的通信、数模信号转换、非易失性存储、随机访问存储、直接存储器访问、功耗电流、时钟 /定时器等功能的变化情况开展了原位在线测试。实验结果表明，3种微处理器的辐照错误剂量分别为 331±36. 28 Gy(Si)，355. 5±41. 51 Gy(Si)和 365. 28±20. 15 Gy(Si)，不同特征尺寸微处理器的失效模式不同，其中 180 nm微处理器的辐照最敏感单元为片内非易失性存储器，90 nm和 40 nm微处理器的辐照最敏感单元为器件内核。
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税国华，朱梦蝶，龙翠平，李小龙，甘和红，湛逍逍，陈俊吉，李向，林成鹏
2025,55(1):65-69, DOI: 10.13911/j.cnki.1004-3365.240220
Abstract:
采用相同工艺制作的横向 PNP晶体管进行了低剂量率辐照实验，研究了不同周长面积比、不同基区有效宽度、不同发射极面积及不同氧化层厚度的双极晶体管的低剂量率辐射损伤增强效应。实验结果表明:通过提高横向 PNP管周长面积比、减小基区有效宽度、增加发射极面积和减薄氧化层厚度，在低剂量率下横向 PNP双极晶体管辐照前后增益降低小于 50%，且辐照后增益大于 100，大幅度提升了横向 PNP管的抗辐射能力。
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龙月得才，刘雪飞，毕津顺，艾尔肯 ·阿不都瓦衣提，王珍，王刚，刘明强，王德贵
2025,55(1):70-77, DOI: 10.13911/j.cnki.1004-3365.240303
Abstract:
利用半导体器件仿真工具，针对 SOI衬底锗硅异质结双极晶体管(SiGe-on-SOI HBT)的总剂量效应(TID)损伤机理与影响进行研究。STI与 EB Spacer氧化层陷阱电荷和界面陷阱电荷引起额外的基极漏电流导致 SiGe-on-SOI HBT器件电学参数退化。分析不同工作偏置和低温条件下的过剩基极电流和归一化电流增益，结果表明，截止偏置下退化最为严重，零偏其次，正向偏置和饱和偏置则表现出较好的抗辐照能力。低温条件下氧化层内电子空穴对的净产生率与传输时间降低，从而减少氧化层陷阱电荷和界面态陷阱，复合电流减小，因此 Gummel特性显著改善。总剂量辐照 1 Mrad(Si)后，fT和 fmax分别增加了 10%和 8%，射频特性得到一定程度提升。本工作为 SiGe-on-SOI HBT宇航器件的研发和应用提供了参考。
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黄凯，艾尔肯 ·阿不都瓦衣提，毕津顺，刘雪飞，王刚，刘明强，王德贵
2025,55(1):78-82, DOI: 10.13911/j.cnki.1004-3365.240304
Abstract:
基于 Synopsys Sentaurus TCAD仿真工具对 22 nm全耗尽绝缘体上硅(FDSOI)器件进行单粒子瞬态效应仿真研究。首先研究了不同线性能量转移(LET)值对单粒子瞬态特性的影响，结果表明当 LET值从 10 MeV·cm2/mg增加到 35 MeV·cm2/mg，单粒子瞬态电流峰值从 180 μA增大到 700 μA，脉冲宽度从 10 ps增大到 13 ps，揭示 LET值增大会显著影响单粒子瞬态效应。其次研究不同入射位置时发现单粒子入射位置为源极、栅极和漏极中央时，器件收集的电荷量分别为 1.12 fC、5.41 fC和 2.22 fC，栅极收集的最大电荷量表明器件最敏感位置为栅极中央。最后研究了 3种不同偏置电压，研究表明关态偏置状态器件具有最大瞬态电流 190 μA和脉冲宽度 16 ps，表明此状态对单粒子瞬态特性影响最强。
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2025,55(1):83-90, DOI: 10.13911/j.cnki.1004-3365.240030
Abstract:
针对片内无地三端稳压电路的启动问题，提出了一种基于电流采样和 MOS开关的高可靠启动电路。在设计时采用了低压设计策略，能够实现较低的压差。电路基于 CSMC 0.25 μm 60 V BCD工艺进行设计与仿真验证，并进行流片测试。仿真结果表明，在采用了提出的启动电路方案之后，稳压电路能够可靠启动。稳压电路压差范围为 1. 35~35 V，最大输出电流为 7. 5 A。稳压电路的基准电压和输出电压的温度系数分别为 1. 13×10-5/℃和 1. 22×10-5/℃。稳压电路具有较好的线性调整率和负载调整率。芯片的测试结果表明，设计的高可靠启动电路能够使稳压电路正常上电启动。
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2025,55(1):91-98, DOI: 10.13911/j.cnki.1004-3365.240004
Abstract:
设计了一种基于 65 nm CMOS工艺的低功耗、低相位噪声的小数分频锁相环。为抑制小数分频锁相环中因 Delta-Sigma调制器(DSM)引入的量化噪声，结合增加 DSM工作频率、降低量化步长及相位域滤波三种方案进行设计。第一级采用传统整数锁相环提供 16相位并通过基于 DSM的相位选择实现小数倍频，第二级利用注入锁定振荡器进一步倍频且对 DSM量化噪声进行滤除。电路仿真结果显示，1.2 V电源电压下其功耗为 8.42 mW，输入参考频率为 50 MHz且输入小数控制字等效为 0. 968时，锁定时间为 1.5 μs，输出频率为 1. 936 GHz，频率范围为 1. 128~1. 936 GHz，此时总体输出 1 MHz频偏处相位噪声为 .107. 3 dBc/Hz，量化噪声峰值为 .126 dBc/Hz。
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2025,55(1):99-103, DOI: 10.13911/j.cnki.1004-3365.230502
Abstract:
开关电源按照是否有电气隔离可分为隔离型开关电源和非隔离型开关电源。隔离电源是指在功率传输和信号反馈通路中使用器件进行电气隔离，以达到对地线环路和电源故障的保护。针对传统隔离电源应用中线性光耦存在有限带宽与老化问题，提出采用高压电容隔离并传输反馈信号的隔离误差放大器设计。通过综合利用 PWM调制和 OOK调制，实现了穿越高压隔离电容的模拟信号传输过程，具有集成度高、抗共模干扰能力强等优点。详细分析了所提出的隔离误差放大器电路工作原理及模拟信号调制、解调方式。所提出的隔离误差放大器基于 0.18 μm BCD工艺进行设计，仿真结果表明，隔离电源输出电压 4~40 V时，隔离误差放大器可支持 1倍放大与
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2025,55(1):104-108, DOI: 10.13911/j.cnki.1004-3365.240326
Abstract:
SAR ADC在转换期间，CDAC输出电压需维持在 GND和 VDD的范围之内，否则连接该节点的开关无法持续有效关断，CDAC上的电荷在 ADC转换期间无法维持守恒。通过对 CADC输出电压与输入信号、Vcms(采样共模)以及参考电压定量关系的分析，针对输入范围变化较大的监测应用，提出共模可变的设计去解决上述问题，由此避免采用复杂的输入驱动电路。基于 500 nm的工艺设计实现 14 bits 1 kS/s的同步 SAR ADC，后仿显示该 ADC可以实现 13 bits的有效位。
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徐宁，姜福玲，赵俊杰，钟国强，刘照，姜茜，熊波涛，申人升，常玉春
2025,55(1):109-113, DOI: 10.13911/j.cnki.1004-3365.240031
Abstract:
介绍了一种采用 65 nm CMOS工艺制作的低功耗高精度过采样 SAR ADC电路，分析了 DAC失配和比较器噪声对 ADC性能的影响。该 ADC电路采用二阶 CIFF无源积分以及失配误差整形技术，使得带内的噪声、谐波显著减小，缓解了 CDAC电容阵列失配对 ADC性能的影响。同时，提出了模拟 3级预测方案，有效解决了失配误差整形所带来的动态范围损失问题。仿真结果表明，该 SAR ADC电路在 10 MS/s的采样率下，过采样率为 12，实现了 87.4 dB的 SNDR，功耗仅为 95 μW，从而达到了 183. 8 dB的 FoM值。
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2025,55(1):114-119, DOI: 10.13911/j.cnki.1004-3365.240354
Abstract:
逐次逼近型(Successive Approximation Register，SAR)模数转换器(Analog-to-Digital Converter，ADC)是一种结构简单、对制程演进友好且高能效的 ADC结构，然而其精度主要受限于采样噪声、数模转换器(Digital-to-Analog Converter，DAC)失配和比较器噪声。提出的基于采样噪声消除和 DAC失配误差整形技术的噪声整形 SAR ADC可以全面地处理这些误差源。其中，采样噪声通过预采样 kT/C噪声消除技术进行处理，DAC的失配误差由数据权重平均(Data Weighted Averaging，DWA)和失配误差整形(Mismatch Error Shaping，MES)技术滤波到带外，同时使用二阶噪声整形技术降低比较器噪声。在 40 nm CMOS工艺下设计了一款噪声整形 SAR ADC芯片，仿真结果显示，该 ADC芯片在 2.8 MHz带宽下实现了 86.8 dB的信噪失真比(Signal-to-Noise and Distortion Ratio，SNDR)，功耗为 3.8 mW。
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2025,55(1):120-126, DOI: 10.13911/j.cnki.1004-3365.250015
Abstract:
传统电荷泵因电流失配引起输出电压的纹波，影响锁相环的噪声并恶化杂散性能。基于输出阻抗增强技术实现了宽动态范围下维持较高的静态电流匹配度，采用数字校准技术实现了充放电电流的动态失配校准。基于源极开关结构克服时钟馈通和电荷共享非理想效应，采用运放钳位电压消除输出电压通过沟道长度调制效应造成的失配。通过比较器检测输出电压的变化来推断充电电流和放电电流的失配关系，设计数字校准逻辑电路和校准补偿电流电路对判定失配电流反向进行补偿实现校准。基于 CMOS 55 nm工艺对该电路进行了设计，后仿真结果显示，在 1.2 V电源电压下，100 μA电流电荷泵输出动态范围为 0. 22~1. 06 V，静态电流失配小于 0. 12%，校准功能将动态失配从 2.4 μA降低至 0.27 μA，芯片面积为 0. 039 mm2。
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2025,55(1):127-133, DOI: 10.13911/j.cnki.1004-3365.240222
Abstract:
设计了一种可适用于数字负载的双环路数字辅助模拟低压差线性稳压器(Low Dropout Regulator，LDO)电路架构。数字逻辑控制器采用分段和二分搜索的混合算法，当发生瞬态事件时，以数字环路控制为主，快速搜索确定功率管组导通数量，提供粗调电流，实现快速瞬态响应，然后进入稳态，以模拟环路控制为主，提供微调电流，实现高精度直流电压输出。提出的混合 LDO基于 55 nm CMOS工艺设计，具有最大 52 mA负载能力，数字逻辑控制器工作时钟为 50 MHz。仿真结果表明，负载电流在 200 ns内在 2~52 mA之间跳变时，混合 LDO电路的最大过冲电压和上冲电压分别为 121 mV和 154 mV，瞬态恢复时间 <1 μs。
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2025,55(1):134-139, DOI: 10.13911/j.cnki.1004-3365.240056
Abstract:
随着工艺节点进步和集成电路规模增大，互连线时延在总时延中所占比例逐渐上升。在物理实现阶段，频繁使用时序分析工具计算互连线时延的低效方式已成为设计完成速度的制约。提出了一种基于 LightGBM的互连线延迟预测模型，旨在高效、准确地预测出互连线延迟，提升时序优化效率。不同于现有仅关注互连线寄生参数特征的预测模型，引入了布线资源感知的密度特征和增加数据维度的统计全局特征，运用 LightGBM模型实现对互连线延迟的准确预测。实验结果表明，相较于现有方法，预测精度显著提升，总体平均绝对误差降至 0. 452 ps，相较于现有方法减少了 64. 1%的误差。实验结果充分证实了本文方法的有效性，为物理设计布线阶段的互连线延迟预测提供了新的解决方案。
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2025,55(1):140-146, DOI: 10.13911/j.cnki.1004-3365.240374
Abstract:
提出了一种采用自偏置 PMOS钳位栅极沟槽底部 P-shield区的新型沟槽型 SiC功率 MOSFET器件。提出器件集成的 PMOS以沟槽底部 P-shield区为源极、P+源区为漏极及沟槽内填充金属为栅极，且该 PMOS的栅极与漏极短接。利用该 PMOS的钳位作用，实现对栅极沟槽底部的 P-shield区电位的调控。当器件导通时，PMOS截止，P-shield区浮空，从而改善 SiC MOSFET的沟道区的 JFET效应，降低器件的比导通电阻；当器件处于阻断耐压状态时，自钳位 PMOS导通，使得 P-shield区的电位得到钳制，从而增强 P-shield区对栅氧化层的电场屏蔽作用，提高器件的可靠性。仿真结果表明，该提出器件的击穿电压(BV)为 1 430 V，比导通电阻(Ron，sp)为 1. 70 mΩ.cm2；提出器件与传统器件相比耐压相近，Ron，sp获得改善，栅漏电荷和高频优值分别提升超过 14. 3%和 20%，同时该器件具有比传统器件更低的栅氧电场。
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2025,55(1):147-152, DOI: 10.13911/j.cnki.1004-3365.240114
Abstract:
针对在 ESD防护中的系统设计对数据接口的传输速率与信号频率越来越高的要求，基于 0.5 μm BCD工艺，设计了一种具备低触发电压和低电容的双向 SCR器件(LCDDSCR)。相较于常规的传统双向 SCR器件结构(DDSCR)，LCDDSCR结构采用临界扩散技术减小了 P-well区的面积，实现了器件输入电容的降低。基于 SCR器件的齐纳触发特性，通过临界齐纳注入技术引入 ZP区使得器件的触发电压降低。传输线脉冲(TLP)测试与电容测试结果表明，LCDDSCR器件的触发电压为 7.5 V，维持电压为 1.5 V，结电容为 0.53 pF，浪涌峰值电流达 7A，即 0. 53 pF/ 7A，满足 ESD防护要求的同时具备优秀的低电容与低触发电压特性。
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2025,55(1):153-158, DOI: 10.13911/j.cnki.1004-3365.240040
Abstract:
为了提高热电式微波功率检测芯片的过载功率，提出了一种基于 MEMS固支梁的双通道微波功率检测芯片。通过在热电式芯片上集成一个 MEMS固支梁，不仅能够对热电式芯片起保护作用，还可以提高其过载功率。对电容式和热电式检测通道分别建立理论模型，对灵敏度特性和过载功率进行了研究。测试结果表明，电容式通道灵敏度的测试值为 2. 21 fF/W，理论值为 2. 24 fF/W，与模型的理论值误差仅为 1. 34%；热电式通道灵敏度的测试值为 0. 03 mV/mW，与模型的理论值一致。过载功率模型表明，芯片的过载功率可以达到 8.77 W。与单一热电式芯片相比，双通道芯片在实现高质量的小功率和大功率信号检测的同时，提高了过载功率。
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2025,55(1):159-164, DOI: 10.13911/j.cnki.1004-3365.240138
Abstract:
基于 0. 18 μm Bipolar-CMOS-DMOS(BCD)工艺实现了一种高灵敏度、低失调的方形霍尔器件。通过采用低掺杂 N型漂移层作为有源区，并利用下埋的 P型注入层减小有源区的厚度，有效地提高了霍尔器件的磁场灵敏度。同时采用静态正交耦合技术，显著地降低了霍尔器件的输出失调电压。流片后测试结果表明，在 3V和 300 μA的偏置下，霍尔器件的电压和电流相关灵敏度分别达到 4. 14%V/(V·T)和 388 V/(A·T)，采用正交耦合技术后输出失调电压为 0.3 mV，并且失调电压具有极好的四相对称性，结合四相旋转电流技术能进一步将残余失调电压减小至 6 μV以下。
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2025,55(1):165-168, DOI: 10.13911/j.cnki.1004-3365.240094
Abstract:
传统时域反射仪(TDR)在应对高密度先进封装定位时，因分辨率限制，无法精确分辨百微米以下缺陷位置。介绍了电光太赫兹脉冲时域反射仪(EOTPR)的原理，通过采用飞秒激光激发稳定的快速脉冲，产生太赫兹频段电磁信号，注入被测试器件，同时采用异步电光采样法快速取样反射信号，实现了优于 65 μm分辨率的失效定位。通过采用 EOTPR实现了对引线键合 BGA的埋孔断裂、FCBGA封装 UBM断裂、MCM封装导通孔断裂等失效的快速、精确定位，为实现先进复杂封装的三维定位提供了可能。
2025年第55卷第1期
“微电子器件辐照效应研究”专题
电路与系统设计
模型与算法
半导体器件与工艺
测试与封装
2025年第55卷第1期
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2023,53(5):930-937, DOI:
Abstract:
针对采用10号钢为基材的K1-5型外壳的芯片裂纹问题,对其共晶应力进行了仿真,并尝试对工艺过程进行仿真优化。结果表明,无论采用何种缓慢或快速的散热方式,都不能从根本上改变10号钢与Si芯片因热膨胀系数的巨大差异而导致的热应力。通过比较三种不同的管壳材料可知,以可伐材料为基体的K1-5管壳的共晶热应力最低,为316 MPa,而以10号钢为基体的热应力最高,为19 800 MPa,远远超出了硅芯片的极限断裂强度544 MPa。根据应力的基本理论,可伐与Si芯片的热膨胀系数的差异最小,无氧铜次之,而10号钢为最大,这也是以10号钢为基体的K1-5管壳在共晶时芯片开裂的根本原因。将管壳基材更换为可伐材料,仿真分析和实际试验结果均证明该管壳能够有效解决芯片开裂的问题。
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2024,54(2):171-176, DOI:
Abstract:
基于 SMIC 180 nm 标准 CMOS 工艺,设计了一款面积仅为320 μm×150 μm的10 bit分段式电流舵数模转换器(DAC)。该设计采用“5+5”式分段,通过电阻实现高位子DAC的量化阶梯,从而减小高位子DAC所需电流。与原始的电阻量化结构相比,改变电流流向,节约了一半的电流源数量。同时通过校准电阻的方式,有效校准了结构中存在的特殊非理想特性。仿真验证结果表明,本分段电流舵DAC微分非线性(DNL)和积分非线性(INL)最大值分别为0.09 LSB和0.34 LSB,无散杂动态范围为64.52 dB,功耗为8.58 mW。与传统结构相比,该结构面积减小约80%,有效减小分段式电流舵DAC的功耗以及面积。
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2024,54(2):183-188, DOI:
Abstract:
基于180 nm CMOS工艺,设计了一种应用于音频领域的可重构前馈式3阶Σ-Δ连续时间调制器。传统Σ-Δ连续时间调制器只有一种工作模式,而该设计利用可重构的积分器使Σ-Δ连续时间调制器具有高精度和低功耗两种工作模式。此外,采用的加法器提前技术减小了调制器功耗,负电阻补偿技术提高了调制器的SNDR,额外环路延时补偿技术提高了调制器的稳定性。仿真结果表明,在20 kHz信号带宽、1.8 V电源电压下,低功耗模式下调制器的SNDR为94.7 dB,功耗为291 μW；高精度模式下调制器的SNDR为108 dB,功耗为436.6 μW。
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2024,54(2):243-254, DOI:
Abstract:
随着工业物联网趋向数字化、智能化和集成化发展,控制系统需要感知的物理量规模和复杂度都迅速提升。其中数字温度传感器能直接将温度信息转换为数字信号,具有低成本、低功耗、面积小、数字输出等多种优点,可以实时监测系统温度数据,并与反馈机制协同进行反馈调节,目前已经得到广泛应用。在各类数字温度传感器中,基于CMOS工艺寄生三极管(BJT)感温的数字温度传感器在制造工艺上更容易实现,且具有高稳定性和高精度,是工业界产品首选方案。聚焦基于BJT特性实现感温的数字温度传感器,从学术研究成果、工业产品两方面总结其技术路线、发展现状和趋势,为后续温度传感器研究提供参考。
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2024,54(2):177-182, DOI:
Abstract:
针对一阶噪声整形(NS)往往需要增加功耗而以较高的过采样比(OSR)来实现较高的有效位数(ENOB),提出了一种低OSR、低功耗的二阶无源NS SAR ADC。该无源NS模块较高的无源增益可以更好地抑制比较器的噪声；其残差电压是通过开关MOS阵列复用积分电容实现采样,从而无需额外的残差采样电容,避免了残差采样电容清零和残差采样时kT/C噪声的产生,因此减小了总的kT/C噪声。180 nm CMOS工艺仿真结果表明,在不使用数字校准的情况下,所设计的10位二阶无源NS SAR ADC电路以100 kS/s的采样率和5的OSR,实现了13.5位ENOB,电路功耗仅为6.98 μW。
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2024,54(2):255-263, DOI:
Abstract:
在后摩尔时代,通过先进封装技术将具有不同功能、不同工艺节点的异构芯粒实现多功能、高密度、小型化集成是延长摩尔定律寿命的有效方案之一。在众多先进封装解决方案中,在基板或转接板中内嵌硅桥芯片不仅能解决芯粒间局域高密度信号互连问题,而且相较于TSV转接板方案,其成本相对较低。因此,基于硅桥芯片互连的异构芯粒集成技术被业内认为是性能和成本的折中。总结分析了目前业内典型的基于硅桥芯片互连的先进集成技术,介绍其工艺流程和工艺难点,最后展望了该类先进封装技术的发展。
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2024,54(2):201-206, DOI:
Abstract:
采用UMC 28 nm CMOS工艺,设计了一款应用于光接收机、工作在80 Gbit/s PAM4的低噪声模拟前端电路(AFE)。对噪声和带宽进行折中设计,采用了跨阻放大器(TIA)级联连续时间线性均衡器(CTLE)技术和输入电感峰化技术。为了更好地控制低频增益,进一步拓展带宽,采用了跨导跨阻(gm-TIA)结构的VGA。在输入电容100 fF和供电电压1.2 V下,实现的跨阻增益为48.5 dBΩ,带宽为36.1 GHz,平均等效输入噪声电流为22.6 pA/Hz,功耗为14.5 mW。
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2024,54(2):189-195, DOI:
Abstract:
针对Wi-Fi 6、Wi-Fi 6E(5 GHz、6 GHz)的低功耗、宽带宽等无线局域网(WLAN)设备需求,基于65 nm CMOS工艺设计了一款两级低功耗宽带低噪声放大器(LNA)。电路第一级采用结合互补共源电路的共源共栅结构,通过电感峰化技术和负反馈技术的运用,提高输入跨导,降低噪声,并拓展带宽和提高增益平坦度。第二级在共漏极缓冲器基础上引入辅助放大结构、电感峰化技术,实现抵消第一级共源管的噪声并拓展带宽。电路采用提出的前向衬底自偏置技术,以降低电路对电源电压的依赖,整体电路实现两路电流复用,从而有效降低了功耗。仿真结果表明,在5~9.3 GHz频带内LNA的S21为17.8±0.1 dB,S11小于-9 dB、S22小于-11.9 dB,噪声系数小于1.34 dB。在0.8 V电压下整体电路功耗为5.3 mW。
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2024,54(2):311-316, DOI:
Abstract:
针对LCCC封装器件在温度循环载荷下焊点开裂的问题,首先分析其失效现象和机理,并建立有限元模型,进行失效应力仿真模拟。为降低焊点由封装材料CTE不匹配引起的热应力,提出了两种印制板应力释放方案,并分析研究单孔方案中不同孔径和阵列孔方案中不同孔数量对热疲劳寿命的影响。之后,为降低对PCB布局密度的影响,提出一种新型的叠层焊柱应力缓冲方案,进行了不同叠层板厚度和焊柱间距的敏感度分析。结果表明,更大的开孔面积、更小的叠层板厚度、更密的焊柱可有效降低焊点应力,提高焊点热疲劳寿命,使得LCCC封装器件焊点热疲劳可靠性得到有效提高。
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2024,54(2):214-220, DOI:
Abstract:
基于SMIC 0.18 μm BCD工艺设计了一种低静态电流、高瞬态响应的无片外电容 低压差线性稳压器(Low Dropout Regulator, LDO)。误差放大器采用一种跨导提升技术,在低静态电流的情况下,实现更高的环路增益及单位增益带宽。由于采用高增益误差放大器,可以通过适当减少功率管尺寸来增强瞬态响应。采用有源反馈,在不引入额外静态电流情况下,增大环路的次极点。同时当LDO输出电压变化时,能够增大功率管栅极的动态电流,实现高瞬态响应。此外在有源反馈的基础上,采用反馈电阻并联小电容的方式,以提高环路稳定性。利用Cadence Spectre软件对LDO进行仿真验证。结果显示,LDO的静态电流仅为10 μA；在负载电流为1 mA的情况下,相位裕度最高可达70.9°；LDO负载电流在500 ns内从1 mA切换到100 mA时,下冲电压为134.7 mV,下冲电压恢复时间为1 μs；负载电流在500 ns内从100 mA切换到1 mA时,过冲电压为155.5 mV,过冲电压恢复时间为430 ns。
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2024,54(2):207-213, DOI:
Abstract:
基于40 nm CMOS工艺,设计了一种具有高频高电源抑制(PSR)的无片外电容 低压差线性稳压器(LDO)电路。电路采用1.1 V电源供电,LDO输出电压稳定在0.9 V。仿真结果表明,传统无片外电容LDO电路的PSR将会在环路的单位增益 频率(UGF)处上升到一个尖峰,之后才经输出节点处的电容到地的通路开始降低,最高时PSR甚至大于0 dB。采用新型的衬底波纹注入技术的LDO能很好地抑制PSR的尖峰,可以做到全频段都在-20 dB以上,相比传统结构,尖峰处的PSR提高了20 dB以上。该LDO适用于需要低电压供电的射频电路。
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2024,54(2):196-200, DOI:
Abstract:
噪声消除技术是设计低噪声放大器(LNA)时常用的技术之一,而如何解决LNA噪声与功耗的矛盾始终是设计的难点。文章提出一种新型噪声消除结构,通过主辅支路之间添加反馈回路的方式,在不增加功耗的情况下,实现了消除主辅支路噪声的目的。基于180 nm CMOS工艺,设计了一款应用该噪声消除结构的宽带低噪声放大器。仿真结果显示,该LNA的带宽为0.40~2.36 GHz,S11与S22均小于-10 dB,S12小于-30 dB,最大S21为14.5 dB,噪声系数为2.20~2.34 dB,功耗仅为9 mW。
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2024,54(2):235-242, DOI:
Abstract:
采用65 nm CMOS工艺设计了一款用于高速芯片互联的四电平脉冲幅度调制(PAM4) SerDes发射机。该发射机主要由最高有效位通道和最低有效位通道、时钟产生路径、前馈均衡模块、接口驱动电路等构成。采用一种无锁存的并串转换技术,以降低功耗；采用一种分数型前馈均衡技术,获得了超出奈奎斯特频率点的频率补偿峰值,从而扩展频率补偿范围,使输出信号能更好地适应信道。此外,采用带预充电结构的4∶1并串转换器,减小电荷共享效应对电路的影响。仿真结果表明,在1 V电源电压下,整体电路能实现56 Gbit/s PAM4输出信号,输出眼图清晰,且获得电平失配率为93.1%的高线性度,输出摆幅达到480 mV,功耗为75 mW。
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2024,54(2):264-276, DOI:
Abstract:
抛光液是化学机械抛光(CMP)的关键要素之一,其中缓蚀剂是抛光液的基本组分之一。传统的缓蚀剂缓蚀效果差,缓蚀效率低。而复配缓蚀剂因缓蚀效率高、缓蚀效果好和环境友好等优势成为CMP领域研究重点。根据文献,分析了唑类缓蚀剂对Cu/Co阻挡层的缓蚀机理,对近五年来新型复配缓蚀剂在国内外CMP过程中的研究进展以及复配缓蚀剂的实验评价和分子动力学模拟进行了归纳总结。同时评价了电化学法中EIS、OCP和Tafel极化曲线,表面分析法中SEM和AFM,分子动力学模拟中DFT和ReaxFF对缓蚀剂缓蚀效果的分析。最后,对于目前复配缓蚀剂的问题进行了总结与展望。
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2024,54(2):287-292, DOI:
Abstract:
介绍了一种考虑基区SiC/SiO2界面处复合电流的SiC LBJT改进模型。分析了横向碳化硅双极结型晶体管与其垂直结构之间的区别,将横向BJT的外延层和半绝缘机构等效为衬底电容。再引入一个平行于SiC BJT基极结的附加二极管来描述复合电流,以垂直SiC BJT的SGP模型为基础建立SiC LBJT行为模型。校准了LBJT模型的基区渡越时间,模型与实际器件的开关特性接近吻合。相较于未考虑复合电流的LBJT模型,改进后的模型输出特性曲线与实测数据精度误差较小。该模型可以较精确地描述受复合电流影响的LBJT器件行为。
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2024,54(2):298-303, DOI:
Abstract:
建立了3D封装玻璃通孔(TGV)电磁仿真分析模型,对TGV高频信号特性进行了分析,得到了回波损耗S11仿真结果,并研究了信号频率、通孔类型、通孔最大直径、通孔高度、通孔最小直径对S11的影响。选取TGV关键结构通孔最大直径、通孔高度、通孔最小直径尺寸为设计参数,以TGV在信号频率10 GHz下的S11作为目标值,采用响应曲面法,设计17组试验进行仿真,并拟合了TGV S11与其关键结构参数的关系模型。结合遗传算法对拟合模型进行优化,得到TGV S11最优的组合参数:通孔最大直径65 μm、通孔高度360 μm、通孔最小直径尺寸44 μm。对最优组合参数进行验证,发现最优参数组合仿真结果较基本模型S11减小了1.593 5 dB,实现了TGV的结构优化。
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2024,54(2):293-297, DOI:
Abstract:
利用TCAD仿真研究一种二维紧耦合电阻场板电流调制原理下的物理模型与最优化结构。通过优化关键工艺与材料参数,改善器件漂移区尖峰电场,最终在相同漂移区掺杂下击穿电压较一维PN结理论击穿电压提升273%,相同归一化击穿电压10%变化范围下,漂移区电荷变化允许冗余范围比现有传统PN超结拓宽15倍。相较于对称电阻场板场效应器件,在现有工艺下非对称优化电阻场板场效应器件能够更好的实现结构小型化与高密度的设计。
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2024,54(2):228-234, DOI:
Abstract:
设计了一种同步流水线静态随机存储器读写控制系统的行为级模型。分析了存储器芯片的控制信号和工作时序要求,利用Verilog硬件描述语言对存储器芯片的读写系统进行了行为级建模。系统包括主机、总控制器和存储器三部分,其中总控制器又包括信号源发生器和数据收发控制器两个子模块。利用Modelsim软件对系统行为级模型进行了仿真验证,结果表明系统控制模型在非猝发(常规)、线性猝发、交织猝发三种工作模式下均可对存储器进行正确读写操作。该模型将主机端源控制信号数量减至最少,极大简化了读写控制流程；采用系统时钟双沿对数据采样传输,提升了系统的稳定性。
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2024,54(2):277-281, DOI:
Abstract:
薄顶层硅SOI(Silicon on Insulator)横向绝缘栅双极型晶体管(Lateral Insulated-Gate Bipolar Transistor,LIGBT)的正向饱和电压较高,引入旨在减小关断态拖尾电流的集电极短路结构后,正向饱和电压进一步增大。提出了一种注入增强型(Injection Enhancement,IE)快速LIGBT新结构器件(F-IE-LIGBT),并对其工作机理进行了理论分析和模拟仿真验证。该新结构F-IE-LIGBT器件整体构建在薄顶层硅SOI衬底材料上,其集电极采用注入增强结构和电势控制结构设计。器件及电路联合模拟仿真说明:新结构F-IE-LIGBT器件在获得较小正向饱和电压的同时,减小了关断拖尾电流,实现了快速关断特性。新结构F-IE-LIGBT器件非常适用于SOI基高压功率集成电路。
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2024,54(2):317-322, DOI:
Abstract:
A/D转换器在航空航天系统中的重要元器件,随着器件转换时钟频率不断提高而其工作环境不断恶化,如何准确测试其时间参数对于全面评价A/D转换器性能特别重要。目前对于高速A/D转换器时间参数测试,主流方法是通过示波器直接测试其输出,该方法对于示波器采样速度要求比较高。文章提出一种高速A/D转换器时域重构技术,可以通过计算机数字信号处理方法来实现高速A/D转换器时间参数测试,同时避免对示波器采样速度的依赖。同时,在研究高速A/D转换器时域重构技术方法及其应用的基础上,通过了相关试验验证。
