摘要:针对传统并行计时器资源占用高、并发数低、时序收敛困难等问题，提出了一种在 ASIC上实现的并行计时器，能够解决高并发场景下的并行计时问题。所提出的设计基于 3个主要概念:一是使用了分级计时架构，将一次长时间的计时任务分割为 1至 3个独立的子任务，结合多个时钟监控模块实现对所有计时任务的精确管理；二是数据存储于片上 SRAM中，显著降低了电路面积和动态功耗；三是多级并行处理，大幅提升了任务处理效率。使用 DC工具逻辑综合，搭建验证环境在多种场景下测试验证，结果表明该计时器在合适的参数配置下，当并发数高达 4 096时，在大多数场景下平均绝对百分比误差依然小于 0. 1%，保持了较高的精度、较低的动态功耗、较小的面积和较高的可拓展性。

摘要:基于 0. 15 μm GaAs pHEMT工艺设计了两款 33~37 GHz 34 dBm微波单片功率放大器，在功率合成结构上分别采用了簇丛式合成和 “Bus-bar”总线型 2种结构，重点对比了上述 2种方案的幅相一致性对输出性能的影响，并进行了设计流片及测试。两款功率放大器均采用三级级联，通过增益补偿技术，实现了工作频段内稳定平坦的输出。测试结果表明，两款芯片在漏极 6V供电条件下，33~37 GHz工作频带内实现了 20 dB的功率增益，饱和输出功率分别达 33. 7 dBm和 34 dBm以上，功率附加效率 PAE在 23. 8%~29. 7%之间，芯片的面积均为 3.0 mm×2.4 mm。

摘要:基于标准 65 nm CMOS工艺设计了一款工作在 K波段下的低相位噪声压控振荡器，振荡器采用负阻型 LC结构，负阻单元为全 NMOS结构来提高调谐带宽，提出一种尾电流源结构，可以控制 VCO的开关以及尾电流的大小。通过电感与交叉耦合管寄生电容谐振来滤除二次谐波处噪声，从而进一步优化相位噪声。结果表明，在 1.1 V电源电压下，压控振荡器的输出调谐频率为 18. 66~22. 17 GHz，1 MHz偏移处相位噪声最低为 .109. 91 dBc/Hz。具有低相位噪声和宽调谐范围的优点。

摘要:采用标准 65 nm CMOS工艺，设计了一种改善三阶反交调(CIM3)的 Sub-6GHz多模多频发射机。该发射机由带宽可重构的 6阶低通滤波器，可编程增益放大器、I/Q正交混频器和驱动放大器等模块组成。为了改善 CIM3，跨导增强技术被用于可编程增益放大器以减少模拟基带期望信号的三次谐波；LC谐振腔被用于 I/Q正交混频器以滤除其输出端本振信号三次谐波的交调信号(HD3)；多栅晶体管技术被用于驱动放大器以抵消其三阶非线性，提高其线性度。所设计的可切换变压器具有高耦合系数，低插入损耗等优点，被用于驱动放大器为低、中频段提供最佳负载阻抗。仿真结果表明，发射机展现了 .63. 4 dBc的 CIM3，.47. 3 dBC的邻信道功率比(ACPR)，1. 66%的误差矢量幅度(EVM)。

摘要:针对传统 2-bit/cycle逐次逼近模数转换器(SAR ADC)中需要 2N个额外单位电容来提高速度的问题，基于 CMOS 40 nm工艺提出了一种带有比较器交错的 2-bit/cycle高速 SAR ADC。该结构通过在最后一个比较周期自动切换不同尺寸大小的比较器来等效减小参考电压的方法，将电容式数模转换器(CDAC)单位电容的使用量降低 50%。此外，提出的比较器速度反馈系统能够在输入电压差较低时提高比较器的速度，并通过在采样保持电路中采用两段栅压自举和引入补偿电容的方法来降低噪声与失真。仿真结果表明，该 ADC的分辨率为 10 bit，采样频率为 700 MS/s，在 Nyquist输入频率下的 SNDR为 55. 05 dB，SFDR为 67. 27 dB，整体功耗为 2. 91 mW，Walden FoM为 9. 20 fJ/conv.。

摘要:为了满足电源管理芯片对高精度和低电源噪声电源电压的需求，设计了一款基于 SMIC 180 nm工艺设计的带隙基准电路。提出的带隙基准基本工作电压 3.3 V与 1.8 V电源电压，电路利用两种不同温度系数的电流，处理得到高阶补偿电流，用以补偿三极管基极发射极电压中的高阶非线性项，从而产生高阶补偿电压；通过内建共模反馈，在输出级的作用下，增强输出的抗电源噪声能力，使得整体电路的电源抑制能力得到了明显改善。仿真结果表明，在正常工作时，电路输出电压为 1.496 V，在.40~110 ℃工作温度范围内，温度系数为 3. 801×10-6/℃，电源抑制比为 .108 dB@10Hz。

摘要:针对带隙高阶温度补偿温度系数较差问题，本文基于带 DNW的 0. 35 μm CMOS工艺设计了一种曲率补偿的带隙基准电压源电路设计，利用不同温度系数电流流过双极型晶体管压差产生一个 Tln(T)项，补偿带隙基准在一阶补偿后的曲率系数。基于 Spectre软件进行了仿真，并进行了版图设计，仿真结果表明，在 5V电源电压下，带隙基准输出电压为 1.18 V，在.40~125 ℃的温度范围内，基准电压温度系数为 1. 4×10.6/℃，在 100 Hz时电源抑制比为 .64 dB。

摘要:针对生理信号处理场景，设计了一种 8/12-bit可切换的低功耗逐次逼近型模数转换器

摘要:相变存储器(Phase Change Memory，PCM)通过相变材料在晶态和非晶态之间的电阻变化实现数据存储。然而，现有优化策略在电阻线性分布控制方面存在不足，主要体现在脉冲参数选择的复杂性，导致读写性能的准确性及稳定性下降。针对这一问题，提出通过调整 RESET和 SET脉冲的幅度以及增加脉冲重复次数，系统地探索了对 PCM电阻线性特性的影响。实验结果表明，该组合策略能够有效提升电阻分布的精度和线性度。最终筛选出最佳脉冲参数，提出了一种简便高效的优化方案，为 PCM性能的提升提供了理论和实验支持。

摘要:基于 180 nm CMOS工艺设计了一款 EEG模拟前端读出电路。仪表放大器采用交流耦合-电容反馈式拓扑结构，增加直流伺服回路、纹波抑制回路和全局斩波调制功能，除提供高通特性外，还实现了 40 dB增益；低通滤波器基于开关电容结构实现精确低通角以减少高频干扰，结合相关双采样技术消除失调电压；可编程增益放大器利用翻转电容原理改善低频响应，并采用改进型 AB类输出级驱动异步时序 SAR-ADC。除此之外，还配置了电源管理单元以及右腿驱动电路。模拟前端采用全差分架构，后仿真结果表明，该模拟前端实现了 0. 075~174 Hz的通带范围，增益在 56~86 dB之间可调，等效输入阻抗高达 255 MΩ，CMRR>180 dB，输入参考噪声为 58. 4 nV/Hz(@100 Hz)。

摘要:针对液晶显示屏(LCD)响应时间与帧率不匹配问题，同时兼顾 LCD驱动电路性能，基于 CSMC 0. 18 μm CMOS工艺设计了一种带有自动调节帧率功能且各项性能参数优良的 LCD驱动电路。该设计采用带隙基准搭配低压差线性稳压器输出温度特性较好的基准电压，再利用 MOS管控制电荷泵倍压链的栅极和衬底电压，可有效减少反向漏电流，从而高效输出 LCD所需驱动电压。同时通过测温电路和 8-bit逐次逼近型模数转换器控制时钟频率，实现帧率自调功能，减弱了液晶响应时间受温度变化的影响。实测结果表明，在.40~88 ℃温度区间内，基准电压最大变化量为 2.6 mV，电荷泵升压效率最大可达 93. 08%，自适应调帧范围为 5~150 Hz。

摘要:针对传统热电(TEG)能量收集系统输出功率范围窄，重载时无法收集或低效收集 TEG能量问题，提出了一种最大化 TEG能量收集可重构 DC-DC转换器。该方法通过 6个功率开关实现。轻载时 TEG通过升压电路给负载供电或将多余的能量存储到储能电池。重载阶段，电感由储能电池充电；电感放电优先采用 TEG放电回路，通过放电回路将 TEG能量转换到负载，实现重载时高效收集 TEG能量，同时拓宽了系统的输出功率范围。采用输入纹波控制的方式完成最大功率追踪，同时提出一种自适应导通时间零电流开关技术来提高转换效率。180 nm CMOS工艺仿真验证表明，所提出的系统在 2.5 mW的输入功率下，端到端峰值转换效率达到 92. 34%；重载时(Iload=10 mA)，TEG能够为负载提供 12%的功率。

摘要:设计了一种能够降低 Buck变换器输出端低频噪声的电流型基准反馈结构。分析了 Buck变换器输出端噪声的来源，设计了一种由低噪声电流型基准、低噪声误差放大器和片外高精度电阻及电容组成的新型反馈结构。该结构基于 180 nm BCD工艺，降低了 Buck输出端噪声频谱中增益带宽(GBW)以内的低频噪声，提高了 Buck变换器的精度和稳定性。仿真结果表明，在输入电压 12 V，输出电压 1V，片外滤波电容 100 nF的工作条件下，提出的低噪声反馈结构在 10 Hz至 100 kHz频域内的等效输出积分噪声为 2.41 μVRMS，具有良好的低频噪声性能。

摘要:提出了一种新型快速瞬态响应低延时 ZCD比较器，来降低高压输出且高边功率管是 P型功率管的 Boost转换器的 DCM控制电路的实现复杂度，同时使 Boost转换器在轻载下能有更低的反向电感电流最大值。该 ZCD比较器，通过引入瞬态响应增强电路来提升比较器输出上跳变的产生速度。在 SMIC 0. 18 μm BCD工艺下，使用 Cadence Virtuoso工具对提出的 ZCD比较器的功能和性能进行了仿真验证。仿真结果显示，提出的 ZCD比较器的上跳变延时低至 4 ns，静态电流消耗仅为 10 μA，并能在高边直接控制 Boost转换器工作在 DCM下；在 1~200 mA的负载电流范围内，和使用传统 ZCD比较器相比，Boost转换器的反向电感电流最大值降低了 28%，以及实现了最大 13. 2%的转换效率提升。

摘要:设计了一种旨在降低整体电路损耗的 Buck变换器片内 LDO电路。重点针对 Buck变换器中片内电源轨生成电路 LDO的损耗进行分析；通过复用 Buck变换器的输出，在检测到 Buck输出电压达到预设阈值时，自动将 LDO供电轨从输入电压切换至 Buck变换器的输出电压，从而实现了 LDO功率管损耗的降低以及 Buck变换器转换效率的提高。所提出的 LDO电路可用于宽输入范围的 Buck变换器。实验结果表明，在输入电压 12 V、输出电压 5V的典型工作条件下，基于该结构的 LDO，Buck变换器的转换效率最大可提升 5%。

摘要:零电压切换(ZVS)有助于提高正激变换器的工作效率，但功率管非线性的寄生电容和变化的负载电流使得 ZVS难以实现。文章基于临界导通模型(CRM)提出了一种新的电路设计方案:负高压过零采样电路逐周期采样功率管体二极管的正向压降，集成在控制芯片内的自修调电路自动调节死区 /交叠时间，实现有源箝位正激变换器的 ZVS。基于 0.18 μm BCD工艺的仿真结果表明:所设计的 ZVS电路能够自适应有源箝位正激变换器 1~30 A的负载电流。该设计可广泛用于其他拓扑结构的 DC-DC变换器。

摘要:为了防止 DC-DC降压转换电路在输入残压启动时的输出过冲，影响后级寿命甚至损坏后级设备，提出了一种从反馈电压到电感电流的快速响应网络，可以在输出电压上升至额定值附近时，快速响应拉低误差放大器的输出，实现在一个开关周期内大幅度压低峰值电感电流，快速消除输出电压由于输入电压骤增带来的过冲趋势，保护后端负载的安全。同时为了避免所提出的结构影响芯片正常工作，该网络还具有防误触功能。该设计基于 180 nm BCD工艺制作，测试结果显示，在典型应用下，VIN恢复速度为 1 V/5 μs时，输出电压过冲约 115 mV。相比于采用传统结构的芯片，其输出电压过冲幅值约 480 mV，降低了 76 %左右，瞬态响应速度显著提升。

摘要:时间交织模数转换器(TIADC)是高速 ADC中的常用架构。随着通信、雷达等领域的发展，人们对 ADC更高采样率的需求不断增加，时间交织技术正发挥日益重要的作用。然而，时间交织会引入非理想性，尤其是时间偏差(Timing Skew)，显著限制了 ADC的性能。针对 TIADC中的时间偏差及其后台校准技术展开全面综述，涵盖以下内容:时间交织的基本原理，时间偏差及其影响和时间偏差的后台校准方法。将现有后台校准技术分成三类:基于自相关的校准法(autocorrelation-based)，基于参考通道的校准法(reference-channel-based)，以及基于参考信号的校准法(reference-signal-based)，并对各类方法进行深入分析。

摘要:提出了一种基于小容量只读存储器和少数位比特检测的改进 CORDIC算法。在相位幅度模块和相位累加器的设计中，通过消除角度旋转器的判断，采用角度二进制到双极重编码的方法减少了剩余角度计算。此外，利用偏移预旋转简化了比例因子的计算，并通过少数位比特算法减少了旋转次数和系统时延。基于该算法实现的直接数字频率合成器(DDS)可以产生 32种不同的正弦输出信号，正弦波的精度误差低于 1. 4×10.6。与传统 CORDIC算法相比，提出的算法在功耗、资源利用率、频率分辨率和面积等方面都有改善，SFDR达到约 86. 2 dBc。基于 ALINX AXU15EG平台的仿真试验结果表明，该电路结构的输出时延不超过 20 ns，比其他 CORDIC算法结构更快，且占用面积资源更少。

摘要:随着超大规模集成电路(Very Large Scale Integration Circuit，VLSI)制造工艺的快速发展以及其对应集成度的不断提高，数字集成电路的设计迎来了许多挑战。时钟树综合是数字后端设计的重要部分，现有的时钟树综合算法开始面临迭代效率变低和收敛速度变慢的问题。因此，提出了一种同步并发时钟树分级聚类算法(Synchronous Clock-tree Hierarchical Partitioning and Clustering， SC-HPC)。从系统优化的角度出发，SC-HPC将原始的寄存器聚类过程转化为粗聚类和细聚类两步。粗聚类将布局完成的寄存器分为 N大簇群，进一步把 N个簇的细化任务分配给用户可调度的线程中进行加速处理。细聚类是根据缓冲器最大扇出的规则进行更加细致地划分寄存器。实验结果表明，相较于现有方法，SC-HPC算法降低了缓冲器数量(30%以上)和程序运行时长(20%以上)。

摘要:针对于目前主流的 GaN HEMT的温度监测存在的准确度不足、破坏性大、非实时监测等问题，提出了一种适用于 GaN HEMT的片上分布式集成温度传感技术，通过热仿真找出发热极值区域，在该区域分布式集成温度传感器，分布式集成温度传感技术的传感功能表征准确度高、工艺简单、兼容性高、多电位检测以及成本低廉。经实验证实，这些传感器不会对 GaN HEMT的电学性能造成不良影响。最后，针对传感器的温度特性进行表征验证工作，结果表明，传感器展现出极为优异的线性度(≥0. 999 7)、高灵敏度(≥0. 23 mV/℃)以及高达 96%的准确度。本研究中的集成分布式传感技术，能够精准检测芯片发热的极值区域，可用于优化芯片版图设计，有效提升芯片及功率系统的热稳定性。

摘要:聚焦氧化镓功率器件领域，提出一种在阳极端同时具有高介(High-k，HK)区和肖特基(Schottky，S)接触的 HKS二极管。相比目前主流的结势垒肖特基(Junction Barrier Schottky，JBS)二极管，新结构利用耐压时 HK区可在表面形成高剂量束缚电荷的物理机制，对漂移区发出的电力线进行更有效地牵引，从而进一步优化电场分布，获得显著的反向性能提升。基于校准模型的仿真结果表明，在不同参数的各个对照组中，HKS均较 JBS表现出更优的性能，尤其当区间距为 1. 5 μm时，击穿电压相对提升 20. 2%，而比导通电阻仅增加 9. 4%，令功率优值提升了 32. 2%。进一步研究表明，在 1× 1012 cm.2的界面电荷的影响下，HKS二极管的性能未出现明显退化，体现出充分的工艺鲁棒性。

摘要:表征 SiC MOSFET热分布与 “热点 ”位置是研究其失效机理的重要手段。该研究搭建了锁相红外显微镜系统，采用逐像素矫正技术测量了 SiC MOSFET器件的热发射率图与热分布图，通过锁相红外技术对漏电位置进行了 “热点 ”定位，系统研究了锁相时间、锁相频率与加热功率对"热点 "定位效果的影响。结果表明:二氧化硅钝化层的热发射率约为 0. 9，源区金属铝层的热发射率约为 0. 2，0.89 W功率条件下的最高温度约为 41 ℃；与逐像素矫正技术相比，锁相红外热成像可在小功率条件下实现快速热点定位，且定位效果随着锁相时间延长、功率增加及频率提升而得到显著改善。

摘要:硅通孔(Through Silicon Via，TSV)是三维先进封装与异质集成芯片的核心结构。在芯片实际服役过程中，持续性高温和应力作用会导致 TSV发生蠕变变形，进而产生内部裂纹和孔洞等缺陷。本研究基于纳米压痕与电子背散射衍射成像技术，对特定取向下 TSV晶粒的蠕变行为和结构特征进行研究，重点关注晶粒取向与蠕变行为、结构稳定性之间的影响。采用晶体塑性本构理论对纳米压痕试验进行有限元仿真，进一步探讨了 TSV晶粒的力学特性以及不同取向晶粒在加载过程中的应力 -应变演化情况。研究发现，晶粒取向对 TSV的结构特性有显著影响，晶轴接近于

摘要:设计了一种基于 FPGA的模数转换器单粒子验证系统，可以用于地面重离子试验环境中准确评估 JESD204B接口高速模数转换器的抗单粒子特性；系统在试验过程中通过高速数模转换器波形重构方法实时监测器件是否发生单粒子功能中断，从而避免高速模数转换器输出数据的存储问题；系统在空间环境地面模拟装置(SESRI)和中国原子能研究院串列静电加速器(HI-13)上进行了试验验证，并捕获到器件单粒子翻转以及单粒子闭锁、功能中断现象，对后续器件加固具有一定的指导意义。

摘要:针对 UCC2800型 PWM主控器开展总剂量辐射损伤效应研究，分析了 PWM主控器输出脉冲和占空比的变化规律，探讨了 PWM主控器单元模块构成的 DC-DC电源转换器在不同负载电流条件下的输出电压退化规律，揭示了升压型 DC-DC电源转换器辐射损伤退化机理。研究结果表明，PWM主控器中的误差放大器退化会导致 PWM主控器输出波形变化，输出波形的变化会导致占空比变大，占空比的变化导致功率开关管 MOSFET导通时间变大，进而导致 DC-DC电源转换器输出电压退化；负载电流越大，PWM主控器输出占空比越大，DC-DC电源转换器输出电压退化越严重。