摘要:针对运算放大器 Class-AB输出级存在的信号失真问题，设计并实现了一种线性增强的低功耗轨到轨运算放大器。基于对短沟道引起的非理想高阶效应的机理分析，提出了一种线性增强浮动电流源结构，在利用跨导线性环控制功耗的同时，有效降低了电路增益非线性度，减少了信号处理过程中的失真问题。电路采用 0. 18 μm CMOS工艺流片，测试结果表明，芯片实现了轨到轨输入输出范围，增益非线性度为 5. 5×10.6，静态电流为 39 μA，开环增益为 119. 5 dB。

摘要:提出了一种具有快速响应，高效率特点，电流模式控制 BUCK结构。通过引入全新高速输出检测电路，当处于负载变化切换时，系统环路快速响应并迅速提升瞬态偏置电流，获得较小的瞬态电压。本文所提出的瞬时增益增强通路结构，采用 TSMC 180 nm工艺，仿真结果显示:在典型应用下，负载电流在 1A和 1.5 A之间切换时，瞬态电压在 26 mV以内。相比于带有前馈电容和不带前馈电容的传统结构，其瞬态电压分别为 46 mV和 74 mV，分别降低了 43%和 65%左右，瞬态响应速度显著提升。同时峰值效率可以达到 96%。

摘要:针对一阶带隙基准温度系数较差的问题，设计一种分段曲率补偿的低温漂带隙基准源。对传统的一阶带隙基准进行分段曲率补偿，利用工作在亚阈值区的 MOS管产生了两种随温度变化的指数型补偿电流，分别在高温段和低温段对一阶系数温度曲线进行补偿，降低了带隙基准源的温度系数。基于 SMIC 0. 18 μm CMOS工艺仿真，仿真结果显示，在 3.3 V电源电压下，带隙基准输出电压为 1.075 V。设计的带隙基准与未采用曲率补偿的一阶带隙基准进行比较，在 TT工艺角下，.40~125 ℃的温度范围内，温度系数从 9. 85×10.6/℃降到 1. 58×10.6/℃，在 100 Hz时电源抑制比为 .46. 4 dB。

摘要:设计了一种采用 0. 1 μm GaAs PHEMT工艺设计的高线性度宽带 IQ调制器电路，可支持的基带带宽为 0~2. 5 GHz，射频带宽为 3~20 GHz。本振链路使用 3级级联的无源多相滤波器产生宽带 4路正交信号；射频驱动放大器采用 Shunt Peaking技术拓展带宽；混频器采用有源 Gilbert单元结构提供一定的转换增益；通过优化本振链路的幅度提高调制器的线性度。该调制器芯片应用于高端测试仪器，电路后仿真结果表明，输出频率覆盖 3~20 GHz，带内转换增益大于 7.5 dB，OIP3大于 21. 8 dBm，OP1 dB大于 12.7 dB，输入 /输出回波损耗性能良好。电路测试结果显示，带内转换增益不低于 5.7 dB，OIP3不低于 20. 26 dBm，芯片总功耗为 3.4 W。

摘要:为了避免选择过大的调谐增益 Kvco造成锁相环频率综合器相位噪声恶化以及由于非最佳子带的选择而带来的各种不良影响，提出一种精确自动频率校准(AFC)算法来实现对压控振荡器(VCO)频率子带的精确选择。同时为了进一步提升其噪声性能，提出了一种通过对电压偏置型 VCO的振荡幅度进行调节来优化噪声的方法，在尽可能提高锁相环噪声性能的同时避免过大的功耗。采用 SMIC 0. 11 μm CMOS工艺制造该锁相环频率综合器，其 VCO的工作频率范围为 1. 7~2.6 GHz，经过四分频后在 433. 92 MHz本振频率的 1 MHz频偏处相位噪声为 .129. 59 dBc/Hz，所提出的频率综合器总功耗为 4.8 mW，面积大小为 0. 32 mm2。

摘要:设计了一种比较器延迟补偿的张弛振荡器，通过将张弛振荡器中电容充电时的峰值电压箝位至所设置的基准电压，以补偿比较器延迟的影响。采用 SMIC 0. 18 μm工艺完成电路和版图设计，后仿真结果表明，振荡器输出频率为 640 kHz，在.40~125 ℃温度范围内，温度变化率为 ±0. 27%，在 2.5~3.3 V的电压范围内，电源敏感度为 ±0. 48%/V。

摘要:提出了一种基于 65 nm CMOS工艺的低相噪、低功耗 LC压控振荡器，引入了一种新型的谐振电路结构，利用双交叉耦合的 PMOS管，通过交流耦合方式连接可变电容模块，从而降低了压控振荡器的增益，改善了其相位噪声性能。同时，设计了 6组开关电容，以扩展振荡器的调谐范围。在保证低相位噪声的同时，实现了宽频范围的振荡输出。后仿真结果显示，在 1.2 V电压下，压控振荡器的功耗为 3.49 mW，振荡频率范围为 4. 78 GHz至 5. 24 GHz。在输出频率为 4. 90 GHz时，相位噪声在 1 MHz偏移达到 .128. 66 dBc/Hz，均方根抖动为 425. 85 fs。本设计实现的低相噪、低功耗、宽频压控振荡器电路可在高精度时钟生成、无线通信系统和高速数据转换器中提供高质量时钟信号。

摘要:针对无线接收机的灵敏度与功耗折中问题，设计了一种超低功耗包络检波(ED)前置结构的唤醒接收机。在对该结构唤醒接收机的灵敏度制约机制进行分析的基础上，引入一个高输入阻抗的无源差分包络检波器代替传统有源包络检波器，对其进行优化设计，降低系统功耗的同时提高接收灵敏度。采用 65 nm CMOS工艺设计，仿真结果表明:在 0.4 V供电电压及 434 MHz载波频率、数据速率为 200 bits/s的 OOK信号驱动下，唤醒接收机的功耗为 16 nW，灵敏度为 . 68 dBm，相比于其他文献，在功耗基本相当的情况下实现了 44. 7%的灵敏度提高，在灵敏度与 FoM值基本相当的情况下实现了 43. 3%的功耗降低。

摘要:基于 180 nm BCD工艺，设计了一种具有基极电流补偿的低噪声 LDO电路，采用 BJT预放大级，降低了误差放大器的 1/f噪声；采用单位增益负反馈架构，消除了反馈电阻网络贡献的噪声，并通过一阶 RC低通滤波器降低了基准的高频噪声；同时，提出一种基极电流补偿电路，用于补偿 BJT预放大级的基极电流，避免基准电压的降低。仿真结果表明:该 LDO输入电压 2. 4~5. 5 V，输出电压 0.8~5.3 V，最大带载电流 500 mA，在 1 kHz处的输出噪声谱密度为 4 nV/Hz，10~ 100 kHz积分噪声为 0. 92 μVRMS。

摘要:采用 180 nm 1.8 V CMOS工艺，设计了一款高精度电容检测芯片。该芯片采用离散时间型二阶 CIFF结构 Sigma-Delta调制器作为电容检测前端电路，采用斩波差动放大器、栅压自举开关以及下极板采样等技术提高电容检测精度。整体电路使用软件进行后仿真，后仿结果显示:该电容检测电路能够对 0~32 pF的电容进行准确检测；在 10 Hz的测量频率下，芯片的绝对电容分辨率可以达到 10 aF。对电容检测芯片的核心电路进行了流片，并通过搭建合适的测试环境完成流片后的测试与验证工作。整体测试电路使用示波器等仪器进行测试，测试结果显示:该芯片的电容检测范围为 0~32 pF；在 100 Hz的转换频率下，绝对电容分辨率为 1 fF左右；在 6 Hz左右的转换频率下，绝对电容分辨率可达 35 aF。

摘要:针对 5.8 GHz多普勒雷达应用，使用 HL 55 nm CMOS工艺设计了一种高性能接收机电路，接收机主要由跨导低噪声放大器(LNTA)、混频器(MIXER)、本振缓冲器(LO Buffer)以及跨阻放大器(TIA)组成。该接收机输入使用变压器巴伦实现单端转差分以获得良好共模噪声抑制， LNTA采用了辅助支路噪声抵消技术实现了低噪声，同时也具有低功耗、无电感、高输出阻抗的特点；系统层面上，使用占空比的方式，令模块进行工作休眠以实现极低功耗。后仿真结果显示，在无本振泄漏情况下，接收机整体在 50 Hz处中频的噪声系数(NF)为 27 dB，转换增益为 41 dB；接收机整体输入 1 dB压缩点(IP1dB)为.28 dBm。连续模式下，接收机功耗为 4. 75mW，低功耗模式下，功耗仅为 23. 76 μW。测试结果显示，接收机在 1 MHz处的噪声系数最低为 26.2 dB，增益最高为 41.6 dB，版图面积仅为 680 μm×384 μm。

摘要:DC/DC变换器为计算机系统、通信系统、遥测遥控系统等提供稳定的电压以及电流，其中电源管理芯片是电源系统的核心控制单元。太空中各种电磁辐射带来的辐照效应给电子装备的性能指标、可靠性、使用寿命带来了巨大挑战。随着深空探索、商业航天等行业的日益发展，对电源芯片抗辐照性能的需求越来越强烈。提出的 PWM控制器基于双多晶自对准 SOI互补双极工艺，电路采用抗辐照设计，实现了良好的抗辐照性能。具体而言，该芯片抗总剂量大于 1 000 Gy(Si)，抗中子注量能力大于 2×1013 n/cm2。该款芯片已应用于多个项目，对于提高电源系统的抗辐照能力发挥了重要作用。

摘要:基于 GHz连续检波对数放大器架构及电流反馈快速响应技术，设计了一种超宽频带及快速响应对数放大器，介绍了对数放大器总体架构以及工作原理，电路内部包含限幅放大器、整流器、偏置电路、输出级、失调补偿结构等单元，对实现超宽频带和快速响应设计技术的原理进行了分析，并完成了线路设计、版图设计和后仿真，芯片流片测试结果表明，该对数放大器在 5V工作电压条件下，工作频率 0. 1~2. 5 GHz；在对数精度 ±3 dB要求下，动态范围可达到 70 dB；响应时间 ≤ 100 ns。

摘要:对传统电流复用结构有源电感进行改进，提出了一款具有低功耗、低噪声和电感值相对于 Q值可独立调节的有源电感(LPLN-AI)。主要由带有电压调谐端的增益增强型共源(CS)-共栅(CG)组合晶体管负跨导器(NT)、CS正跨导器(PT)、噪声抑制支路以及有源反馈放大器构成。其中，NT和 PT以电流复用方式连接，既可实现电感特性、降低功耗，又可提高 Q值；进一步地，在 CG PT的栅端引入的噪声抑制支路减小了噪声；再者，有源反馈放大器嵌入到 PT与 NT之间的反馈路径中，进一步提高了 Q值并补偿因电感值的调谐导致的 Q值的变化。该 LPLN-AI的上述电路拓扑结构，使得它不但在同一频率下电感值可以相对 Q值独立调节，而且在不同工作频率下各个 Q峰值可以保持基本不变，同时也具有较低的功耗与噪声。基于 0. 18 μm CMOS工艺进行验证，结果表明:在 2. 75 GHz下，电感值可在 258 nH到 469 nH的范围内进行调谐，调谐率为 83. 7%，而 Q值仅变化 1. 4%；在 2.1 GHz、2.5 GHz和 3.2 GHz的不同频率下，Q峰值分别高达 327、329和 328，而变化率仅为 0. 3%；在 1 GHz和 2. 75 GHz下，噪声分别为 2.99 nV∕Hz和 1.74 nV∕ Hz；直流功耗为 0.96 mW。

摘要:带隙基准源是模拟集成电路的基本单元之一，主要作用是提供一个与电源无关，具有低温度系数和高电源抑制比的电压基准。从带隙基准的基本原理出发，分别围绕低压和低温度系数两个角度介绍了带隙基准的发展历程以及最新研究成果，并分析这些电路在降低电源电压、提高精度等方面的创新点和优缺点，最后基于以上讨论做出总结。

摘要:随着集成电路集成密度越来越高，在制造和封装过程中积累的机械应力对器件电性能产生了显著影响，因此检测应力对改进与优化工艺特别重要。文章系统介绍了利用硅压阻效应测试封装应力的理论与发展状况，探讨了在芯片制造阶段利用压阻效应通过 PCM来测试圆片应力的可行性，取得了初步的试验结果。试验表明十元单极传感器的 n型压阻系数灵敏度比八元双极的 n型压阻系数灵敏度高，十元单极结构用于应力测试的误差可能更大。后续可开展应力测试准确性的评价方法研究。

摘要:随着 FPGA设计复杂性的增加，单元的高度密集性和布线资源的有限性容易导致布线拥塞，在物理设计的早期阶段对布线拥塞进行预测并实施相关策略可以有效缩短设计周期并降低成本。基于复杂网络特征保留电路拓扑性质的特性，提出一种利用复杂网络和 Patched EDM的 FPGA布线拥塞预测方法。在布局阶段提取与布线拥塞相关的电路特征和复杂网络特征，根据特征重要性映射成 RGB图像，并在 EDM中引入 Patch转换来捕捉图像中与布线拥塞相关的关键信息。实验结果表明，本方法 SSIM的平均值为 85. 01%，PSNR为 27.854 7 dB，NRMS为 12. 91%， PIX为 18. 73%，相对于现有最先进的模型表现出更好的预测效果，证明了提出的 Patched EDM在预测布线拥塞方面的有效性。

摘要:针对准循环低密度奇偶校验码(QC-LDPC)在 5G NR系统中的应用需求，提出一种基于生成子矩阵循环重构的编码优化方法，该方法根据输入信息序列的码长和码率确定基矩阵、提升因子(Z)及生成子矩阵(P)，以间隔 Z对生成子矩阵进行存储和重构，有效降低存储资源消耗。通过 Verilog HDL语言在 FPGA平台上进行编码器的实现和验证，结果表明该优化设计相较直接编码减少了 14. 6%的 LUT资源消耗和 54. 6%的寄存器资源消耗，在 100 MHz时钟频率下，编码吞吐率最高可达 2. 7 Gb/s，能够满足高速编码的应用需求。

摘要:针对深亚微米工艺下集成电路存在拥塞严重和时序收敛困难的问题，提出结合有用偏移和布局优化的时钟树综合(CTS)优化方法，能够缓解拥塞并优化时序。该方法以两种工艺下数字芯片子模块为例，使用 Early clock flow在布局阶段提前做时钟树，并针对出现的时序违例分析寄存器与宏单元之间的数据流向，通过脚本优化其物理位置并使用有用偏移调整时钟树的长短。在 Innovus工具中将本文的时钟树综合优化方法其他两种方法进行比较，并通过 PrimeTime进行验证，结果表明使用该方法后拥塞问题得到改善，时钟树综合阶段建立时间的最差负时序裕量

摘要:为有效降低悬臂梁结构 MEMS微波功率检测芯片边缘场效应的影响，改善检测芯片的微波特性，建立了 MEMS微波功率检测芯片悬臂梁电容模型，对悬臂梁结构进行了优化设计，利用有限元仿真软件研究了阵列过孔尺寸和密度对边缘场电容的补偿作用。有限元仿真结果表明，过孔大小为 10 μm×10 μm、过孔间距为 10 μm时结构最优，三种结构相同尺寸不同的 MEMS悬臂梁耦合电容计算值分别为 67.6 fF、101. 4 fF、135. 3 fF，有限元仿真得到的等效电容值分别为 67. 3 fF、100. 5 fF、134. 1 fF，MEMS悬臂梁边缘场电容的影响分别被降低至 0. 4%、0. 9%和 0. 9%。实验结果表明，检测芯片 8~12 GHz下回波损耗均小于 .10. 6 dB，10 GHz下三个系统的灵敏度分别为 16. 3 fF/W、65. 6 fF/W和 144. 4 fF/W，为研究 MEMS悬臂梁电容模型提供了一定的参考价值。

摘要:基于标准的 Mextram双极器件紧凑模型，根据双极 NPN晶体管的结构，分析器件模型参数与发射极长度和宽度等几何尺寸的关系，引入多个尺寸相关的系数，对相关的模型参数进行了修正，建立了一种可缩放的双极器件模型。经过多套双极工艺的实际验证，结果表明提出的修正模型具有良好的尺寸缩放功能，对不同尺寸的双极晶体管的拟和误差都比使用比例因子的方法大幅减小，对双极电路设计仿真具有很好的应用价值。

摘要:三维电子气(Three Dimensional Electron Gas，3DEG)是极化掺杂场效应晶体管(Polarization-doped Field Effect Transistor，PolFET)优秀性能的关键所在，但目前未见三维电子气相关的定量理论工作。提出三维电子气的定量理论，基于 PolFET中的渐变 Al组分铝镓氮(Aluminum Gallium Nitride，AlGaN)层的极化效应定量研究，计算体极化电荷分布，结合空间电荷分析提出 AlGaN层的耗尽近似和中性近似，引入费米 -狄拉克统计、能带电势关系等物理关系，建立求解耗尽区宽度的方程组，定义其边界条件与边界近似，并给出求解耗尽区宽度的数值解法和方程解析解(最大相对误差均不超过 3%)。

摘要:栅氧界面陷阱是引起 SiC MOSFET可靠性劣化的主要根源。基于 N型 4H-SiC MOSFET结构，系统地研究了偏压温度应力下栅氧界面陷阱对器件电学特性及可靠性的影响。研究结果表明，受主陷阱密度和能级会显著影响电学特性，具体表现为阈值电压正向漂移、导通电阻增大以及 C-V特性曲线的变化；而施主陷阱对电学特性的影响较小，主要反映在 C-V曲线积累区的电容变化。高温下，浅能级受主陷阱对载流子捕获能力显著减弱，但深能级受主陷阱仍保持较强的捕获能力。此外，热载流子注入效应与栅极应力大小和时间相关，随着栅偏压增大、应力时间增加，界面陷阱密度增加、范围扩大，影响器件电学特性，显著劣化长期可靠性。

摘要:低介电常数(Low-K)介质材料是芯片制备过程中广泛使用的一种材料，其低介电常数可提升芯片总体性能，但同时由于低介电常数材料的松软结构和易渗透性，使得低介电常数晶圆在切割加工时易出现边缘破裂、崩边爆裂等情况。主要研究低介电常数芯片切割工艺中不同激光开槽工艺参数对低介电常数晶圆边缘质量、切槽几何形貌的影响，并对不同激光开槽工艺参数下得到的芯片进行封装、可靠性测试。试验结果表明，不同激光开槽工艺参数直接影响芯片切割后的形貌，并导致其在封装后可靠性试验中的所受应力不同，从而影响电路的可靠性。

摘要:随着 DC/DC变换器功率的不断提升，其发热量显著增加，热设计在产品可靠性中的重要性日益凸显。针对大功率混合集成 DC/DC变换器中磁性器件高温升问题，分析了磁性器件的发热原理和散热途径。通过有限元仿真软件 Ansys Icepak对多种散热方案进行模拟分析，提出了在磁性器件内部填充高导热灌封胶以减小铜绕组与磁芯间热阻，同时在磁芯侧壁与管壳之间填充粘接胶以扩大散热面积的综合优化方案。仿真结果和实物测试验证表明，优化后磁性器件温度降幅达 15.5 ℃，且通过可靠性试验验证了工艺适应性。

摘要:锡珠飞溅是真空回流过程中的常见缺陷，通过对真空回流过程中锡珠飞溅的原因进行分析，确定了真空回流过程中锡珠飞溅的两类主要原因，分别是元器件自身镀层质量和最小真空度。通过对元器件进行预处理，让镀层中的杂质气体充分溢出，采用阶梯式分段抽真空、动态调整最小真空度或者降低抽真空速率，让熔融焊料中的气泡缓慢排出，都可以有效降低真空回流时的锡珠飞溅。