• 2024年第54卷第1期文章目次
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    • >动态与综述
    • 面向神经形态感知的人工脉冲神经元的研究进展

      2024, 54(1):1-16.

      摘要 (167) HTML (0) PDF 15.57 M (455) 评论 (0) 收藏

      摘要:近年来,随着人工智能技术和脉冲神经网络(SNN)的迅猛发展,人工脉冲神经元的研究逐渐兴起。人工脉冲神经元的研究对于开发具有人类智能水平的机器人、实现自主学习和自适应控制等领域具有重要的应用前景。传统的电子器件由于缺乏神经元的非线性特性,需要复杂的电路结构和大量的器件才能模拟简单的生物神经元功能,同时功耗也较高。因此,最近研究者们借鉴生物神经元的工作机制,提出了多种基于忆阻器等新型器件的人工脉冲神经元方案。这些方案具有功耗低、结构简单、制备工艺成熟等优点,并且在模拟生物神经元的多种功能等方面取得了显著进展。文章将从人工脉冲神经元的基本原理出发,综述和分析目前已有的各种实现方案。具体来说,将分别介绍基于传统电子器件和基于新型器件的人工脉冲神经元的实现方案,并对其优缺点进行比较。此外,还将介绍不同类型的人工脉冲神经元在实现触觉、视觉、嗅觉、味觉、听觉和温度等神经形态感知方面的应用,并对未来的发展进行展望。希望能够为人工脉冲神经元的研究和应用提供有益的参考和启示。

    • 铜互连新型阻挡层材料的研究进展

      2024, 54(1):17-24.

      摘要 (86) HTML (0) PDF 6.09 M (544) 评论 (0) 收藏

      摘要:铜互连阻挡层材料起到防止铜与介质材料发生扩散的重要作用。因此,阻挡层材料需要满足高稳定性、与铜和介质材料良好的粘附性以及较低的电阻。自1990年代以来,氮化钽/钽(TaN/Ta)作为铜的阻挡层和衬垫层得到了广泛的应用。然而,随着晶体管尺寸微缩,互连延时对芯片速度的影响越来越重要。由于TaN/Ta的电阻率高且无法直接电镀铜,已经逐渐难以满足需求。文章综述了铜互连阻挡层材料的最新进展,包括铂族金属基材料、自组装单分子层、二维材料和高熵合金,以期对金属互连技术的发展提供帮助。

    • >电路与系统设计
    • 一种基于新型低功耗开关策略的10 bit 120 MS/s SAR ADC

      2024, 54(1):25-31.

      摘要 (119) HTML (0) PDF 4.81 M (360) 评论 (0) 收藏

      摘要:设计了一种10 bit 120 MS/s高速低功耗逐次逼近模数转换器(SAR ADC)。针对功耗占比最大的CDAC模块,基于电容分裂技术并结合C-2C结构,提出了一种输出共模保持不变的双电平高能效开关控制策略;在降低CDAC开关功耗的同时,摆脱了CDAC开关过程中对中间共模电平的依赖,使得该结构适用于低电压工艺。在速度提升方面,控制逻辑使用异步逻辑进行加速;比较器采用一种全动态高速结构,在保证精度的前提下其工作频率达到3 GHz;CDAC中插入冗余位,以降低高位电容对充电时间的要求。所设计的SAR ADC使用40 nm CMOS 工艺实现,采用1.1 V低电压供电。在不同工艺角下进行性能仿真,结果显示,在120 MHz采样率下,有效位数为9.86 bit,无杂散动态范围为72 dB,功耗为2.1 mW,优值为18.9 fJ/(conv·step)。

    • 一种12位低功耗电阻串架构DAC

      2024, 54(1):32-37.

      摘要 (95) HTML (0) PDF 5.64 M (308) 评论 (0) 收藏

      摘要:利用分段式电阻串结构,基于CMOS工艺设计了一款12位3.4 MHz低功耗数模转换器(DAC)芯片。结合建立速度和静态性能的设计指标,确定“5+7”式分段结构,在保证建立速度的条件下考虑到电阻的失配性,实现良好的微分非线性(DNL)和积分非线性(INL)特性。后仿真结果表明,在3.4 MHz速度下,常温下DNL为0.14 LSB,INL为1 LSB,在-40~125 ℃下,DNL为0.6 LSB,INL为2 LSB,并且表现出-84 dB的总谐波失真(THD),以及在3 V电压下378 μW的极低功耗,版图面积缩小到1.09 mm×0.91 mm。

    • 一种级间运放共享的MASH结构Σ-Δ调制器

      2024, 54(1):38-44.

      摘要 (87) HTML (0) PDF 4.75 M (255) 评论 (0) 收藏

      摘要:基于55 nm CMOS工艺,设计了一种级间运放共享的级联噪声整形(MASH)结构Σ-Δ调制器。采用2-2 MASH结构对调制器参数进行了设计。对经典结构的开关电容积分器进行了改进,并应用到调制器电路的设计中,实现了两级调制器之间的运放共享,在达到高精度的同时减少了运放的数量,显著降低了MASH结构调制器的功耗。仿真结果表明,在3.3 V电源电压下,调制器信噪失真比为111.7 dB,无杂散动态范围为113.6 dB,整体功耗为16.84 mW。

    • 一种用于5G终端增益可调的低噪声放大器设计

      2024, 54(1):45-53.

      摘要 (115) HTML (0) PDF 6.93 M (359) 评论 (0) 收藏

      摘要:针对无线接收机需要对不同强度信号进行不同程度放大的要求,采用WIN公司的0.15 μm GaAs pHEMT工艺设计了一款工作频段为5G通信频段3~5 GHz的可变增益低噪声放大器。该放大器包含两级放大电路,均采用自偏置结构,降低了端口数量,通过调节第二级放大电路的控制电压在0至5 V之间变化,可实现系统增益的连续可调范围约39.3 dB(-3.5~35.8 dB)。放大器版图尺寸为0.94×1.24 mm2。控制电压为0 V时,系统噪声为0.53±0.01 dB,增益为35.5±0.35 dB,中心频点4 GHz处,OP1dB为13.2 dBm,OIP3达到32.7 dBm,表明系统具有良好的线性度。

    • 一种带曲率补偿的低功耗带隙基准设计

      2024, 54(1):54-59.

      摘要 (104) HTML (0) PDF 3.20 M (376) 评论 (0) 收藏

      摘要:为了改善传统带隙基准中运放输入失调影响电压精度和无运放带隙基准电源抑制差的问题,设计了一款基于0.35 μm BCD工艺的自偏置无运放带隙基准电路。提出的带隙基准源区别于传统运放箝位,通过负反馈网络输出稳定的基准电压,使其不再受运算放大器输入失调电压的影响;在负反馈环路与共源共栅电流镜的共同作用下,增强了输出基准的抗干扰能力,使得电源抑制能力得到了保证;同时采用指数曲率补偿技术,使得所设计的带隙基准源在宽电压范围内有良好的温度特性;且采用自偏置的方式,降低了静态电流。仿真结果表明,在5 V电源电压下,输出带隙基准电压为1.271 V,在-40~150 ℃工作温度范围内,温度系数为5.46 ×10-6/℃,电源抑制比为-87 dB @ DC,静态电流仅为2.3 μA。该设计尤其适用于低功耗电源管理芯片。

    • 一种基于电容充放电的低功耗时钟发生器

      2024, 54(1):60-65.

      摘要 (95) HTML (0) PDF 3.38 M (315) 评论 (0) 收藏

      摘要:基于SMIC 0.18 μm CMOS工艺,设计了一种基于电容充放电的新型低功耗时钟发生器。为了减小温度变化引起的频率波动,设计了负温度系数偏置电路。采用了传统的占空比调节电路,可调节振荡波形的占空比。仿真结果显示,在3.3 V电源电压下,该振荡器可以稳定输出7.16 MHz频率的信号,相位噪声为-104.4 dBc/Hz,系统功耗为1.411 mW,其中环形振荡器功耗为0.811 mW。在-40 ℃~110 ℃温度变化范围内,振荡器的频率变化为7.116~7.191 MHz,容差在1.05%以内。同其他时钟发生器相比,该电路具有结构简单、功耗低,以及在宽温度范围内具有较高的频率稳定性等显著特点,能够满足芯片的工作要求,为芯片提供稳定时钟。

    • 一种基于频差自校准的高精度RC振荡器

      2024, 54(1):66-72.

      摘要 (103) HTML (0) PDF 4.47 M (302) 评论 (0) 收藏

      摘要:提出了一种基于频差自校准的高精度RC振荡器。通过对PTAT高频环形振荡器时钟计数,得到RC振荡器和参考时钟的计数偏差。数字自校准电路通过电阻阵列校准参考电压,减小计数偏差,进而得到稳定的振荡频率。参考时钟仅在工作前校准,实际工作中不需要额外的参考时钟。该RC振荡器采用CSMC 0.18 μm工艺,工作电压为1.8 V。仿真结果表明,该电路可以产生2 MHz的稳定振荡频率,整个系统的功耗为48.4 μW,启动时间小于15 μs。在-40~125 ℃温度范围内,振荡频率变化率小于±0.2%。在1.70~1.98 V供电电压范围内,振荡频率变化率小于±0.25%/V。

    • 一种基于斩波拓扑的高精度RC振荡器

      2024, 54(1):73-78.

      摘要 (62) HTML (0) PDF 4.80 M (252) 评论 (0) 收藏

      摘要:设计了一种采用0.18 μm CMOS工艺制作的基于斩波拓扑的高精度RC振荡器。该结构对比较器失调有较好的抑制效果,并补偿了比较器传输延时对输出时钟频率的影响,达到了较好的温度特性。同时使用LDO对振荡器的主体电路供电,有效抑制了电源电压波动对输出频率的影响。另外该振荡器使用电容修调网络,减小了工艺漂移对中心频率的影响。仿真结果表明,所设计的振荡器在不同工艺角下均可以通过修调将频率校准至典型值2 MHz。在-40~125 ℃的温度范围内,输出频率的波动仅为0.87%。在3~6 V的电源电压范围,输出频率的波动仅为0.21%。与同类型的片上RC振荡器相比,该电路对温度、电源电压和工艺的漂移有更好的抑制作用。

    • 一种5~20 GHz超宽带移相器

      2024, 54(1):79-84.

      摘要 (71) HTML (0) PDF 4.89 M (318) 评论 (0) 收藏

      摘要:基于SMIC 40 nm CMOS工艺设计了一款工作频率覆盖5 ~20 GHz的超宽带6位移相器。该移相器采用矢量合成结构,核心电路包括输入巴伦、正交信号发生器、矢量合成器和数模转换电路。正交信号发生器采用三级多相滤波结构,拓展了带宽。采用低误差和电流阵列控制结构的矢量合成器,实现了高的移相精度。后仿真结果表明,该移相器输入和输出回波损耗分别小于8.85 dB和10.12 dB,RMS相位误差小于1.52°,RMS增益误差小于0.17 dB。在2.5 V电源电压下功耗为43.50 mW。芯片面积为1.06 mm×0.80 mm。

    • 10.4~28 GHz的超宽带6位数字衰减器设计

      2024, 54(1):85-91.

      摘要 (55) HTML (0) PDF 5.69 M (248) 评论 (0) 收藏

      摘要:基于中芯国际40 nm CMOS工艺设计并实现了一种超宽带6位数字衰减器,其工作频率为10.4~28 GHz。该衰减器采用内嵌式开关型结构,6位衰减单元的设计采用T型、桥T型和π型三种拓扑结构。该6位衰减器可以实现0.5 dB的衰减步进,31.5 dB的动态衰减范围。采用大衰减量幅度补偿电路和高匹配特性的衰减位级联结构,衰减器在10.4~28 GHz的频段范围内具有平坦的64态衰减量,衰减器的整体前仿真插入损耗为1.73~2.08 dB,后仿真插入损耗为4.32~6.31 dB,64态的输入输出回波损耗均小于-10 dB。

    • 一种新型的Q值与L值可相互独立调谐的低噪声有源电感

      2024, 54(1):92-97.

      摘要 (49) HTML (0) PDF 3.43 M (228) 评论 (0) 收藏

      摘要:提出了一种新型的品质因数(Q)与电感值(L)可相互独立调谐的低噪声有源电感。该电感主要由双回转器、调制支路、可调反馈电阻、跨导增强支路和噪声抑制单元构成。其中,双回转器是由第一回转回路和第二回转回路并联而成,获得了大电感值;调制支路不仅能减小等效并联电阻,提高Q值,还可实现对电感值的大范围调谐;可调反馈电阻不仅能增大Q值,还能实现对Q值的独立调节,也能补偿因调谐L值引起的Q值的变化;跨导增强支路和噪声抑制单元分别降低了第一回转回路和第二回转回路的噪声,从而降低有源电感的整体噪声。最终,通过上述电路模块的紧密配合及所配置的三个外部调控端电压的深度协作,实现了Q值与L值可相互独立调谐以及低噪声的优异特性。仿真结果表明,该有源电感在3.8 GHz频率下,Q峰值可从674调节到5 083,调谐率为153.2%,而L值变化率仅为0.3%;在3.65 GHz下,L值可由6.1 nH调节到15.5 nH,调谐率高达87%,而与之对应的Q值的变化率仅为3.7%;在2~6 GHz范围内,有源电感的最大和最小输入噪声分别为5.29 nV/Hz和1.75 nV/Hz。

    • 一种Q-频率特性增强的低噪声压控有源电感

      2024, 54(1):98-103.

      摘要 (65) HTML (0) PDF 3.28 M (239) 评论 (0) 收藏

      摘要:提出了一种Q-频率特性增强的低噪声压控有源电感(VCAI),电路主要由双反馈回路、前馈支路及两个电流镜共四个模块构成。其中,双反馈回路一方面用于构成回转器以实现电感特性,另一方面用于产生负阻以提高Q值,并为其配置两个调控端以实现对Q值和电感值的调节;而两个电流镜也配置了两个外部调控端,用来改变电路直流偏置以进一步对Q值和电感值进行调节;前馈支路与回转器的正跨导器相连,以改善VCAI的噪声。最终,通过四个模块相互配合以及四个调控端的协同调控,使得VCAI的Q-频率特性得到增强,即不但在同一频率下Q峰值可以相对于电感值独立调节,而且在不同频率下Q峰值可以基本保持不变,还具有低的噪声。验证结果表明,在3 GHz频率下,Q峰值可从135大范围调节到1 132,而电感值仅从43.50 nH到43.89 nH范围内微弱变化;在2 GHz、3.4 GHz和5 GHz不同频率下,Q峰值分别为682、659和635,变化率仅为6.8%;在1 GHz下,VCAI的输入参考噪声电压为3.2 nV/Hz,相比于未加入前馈支路的9.2 nV/Hz降低了6 nV/Hz。

    • 基于Sepic和Flyback混合拓扑的辅助电源设计

      2024, 54(1):104-109.

      摘要 (56) HTML (0) PDF 3.55 M (245) 评论 (0) 收藏

      摘要:分析了Sepic和Flyback拓扑结构,根据DC/DC模块电源对辅助电源的需求,提出了Sepic和Flyback混合拓扑的辅助电源,能够输出多路不同幅值电压,并且可以实现各路输出电压之间的隔离。利用状态空间平均法建立了Sepic拓扑的小信号模型,设计了电压和电流双环控制的补偿器,并用Matlab仿真软件进行了分析。该辅助电源应用于一款非隔离的宽范围输入且输出可调的DC/DC模块电源,实现了三路互相隔离的12 V输出电压,一路非隔离的6 V输出电压,输出电压波形稳定,能够满足隔离悬浮供电,也能满足不同芯片对电压范围的要求。

    • >半导体器件与工艺
    • U型高K介质膜槽栅垂直场板LDMOS

      2024, 54(1):110-115.

      摘要 (74) HTML (0) PDF 4.17 M (264) 评论 (0) 收藏

      摘要:近年来,随着汽车电子和电源驱动的发展,集成度较高的LDMOS作为热门功率器件受到了关注,如何提高其击穿电压与降低其比导通电阻成为提高器件性能的关键。基于SOI LDMOS技术,文章提出了在被4 μm的高K介质膜包围的SiO2沟槽中引入垂直场板的新型结构。与传统沟槽LDMOS相比,垂直场板和高K介质膜充分地将电势线引导至沟槽中,提高了击穿电压。此外垂直场板与高K介质和漂移区形成的MIS金属-绝缘层-半导体电容结构能增加漂移区表面的电荷量,降低比导通电阻。通过二维仿真软件,在7.5 μm深的沟槽中引入宽0.3 μm、深6.8 μm的垂直场板,实现了具有300 V的击穿电压和4.26 mΩ·cm2的比导通电阻,以及21.14 MW·cm-2的Baliga品质因数的LDMOS器件。

    • 具有低EMI和低开启损耗的浮空P区IGBT研究

      2024, 54(1):116-121.

      摘要 (70) HTML (0) PDF 3.91 M (291) 评论 (0) 收藏

      摘要:为了优化浮空P区IGBT结构的电磁干扰噪声(EMI)与开启损耗(Eon)的折中关系,提出一种假栅沟槽连接多晶硅阻挡层的浮空P区IGBT结构。新结构在浮空P区内引入对称的两个假栅沟槽,并通过多晶硅层连接。假栅沟槽将浮空P区分为三部分,减少了栅极沟槽附近的空穴积累,降低了栅极的固有位移电流。二维结构仿真表明,在小电流开启时,该结构与传统结构相比,栅极沟槽空穴电流密度减小90%,明显降低了集电极电流(ICE)过冲峰值和栅极电压(VGE)过冲峰值,提高了栅极电阻对dICE/dt和dVKA/dt的控制能力。在相同的开启损耗下,新结构的dICE/dt、dVCE/dt和dVKA/dt最大值分别降低32.22%、38.41%和12.92%,降低了器件的EMI噪声,并改善了器件EMI噪声与开启损耗的折中关系。

    • 一种沟槽-场限环复合终端结构的设计

      2024, 54(1):122-126.

      摘要 (58) HTML (0) PDF 4.14 M (1994) 评论 (0) 收藏

      摘要:为了改善硅功率器件击穿电压性能以及改善IGBT电流的流动方向,提出了一种沟槽-场限环复合终端结构。分别在主结处引入浮空多晶硅沟槽,在场限环的左侧引入带介质的沟槽,沟槽右侧与场限环左侧横向扩展界面刚好交接。结果表明,这一结构改善了IGBT主结电流丝分布,将一部分电流路径改为纵向流动,改变了碰撞电离路径,在提高主结电势的同时也提高器件终端结构的可靠性;带介质槽的场限环结构进一步缩短了终端长度,其横纵耗尽比为3.79,较传统设计的场限环结构横纵耗尽比减少了1.48%,硅片利用率提高,进而减小芯片面积,节约制造成本。此方法在场限环终端设计中非常有效。

    • 一种基于局部间断Galerkin方法的IC互连线电容提取策略

      2024, 54(1):127-133.

      摘要 (67) HTML (0) PDF 3.89 M (254) 评论 (0) 收藏

      摘要:求解椭圆方程的局部间断Galerkin(LDG)方法具有精度高、并行效率高的优点,且能适用于各种网格。文章提出采用LDG方法来求解IC版图中电势分布函数满足的Laplace方程,从而给出了一个提取互连线电容的新方法。该问题的求解区域需要在矩形区域内部去掉数量不等的导体区域,在这种特殊的计算区域上,通过数值测试验证了LDG方法能达到理论的收敛阶。随着芯片制造工艺的发展,导体尺寸和间距也越来越小,给数值模拟带来新的问题。文章采用倍增网格剖分方法,大幅减小了计算单元数。对包含不同数量和形状导体的七个电路版图,用新方法提取互连线电容,得到的结果与商业工具给出的结果非常接近,表明了新方法的有效性。

    • GaAs基高性能MEMS微波功率检测芯片

      2024, 54(1):134-140.

      摘要 (54) HTML (0) PDF 4.99 M (234) 评论 (0) 收藏

      摘要:为了提高电容式MEMS微波功率检测芯片的性能,设计了一种GaAs基高性能MEMS微波功率传感芯片。通过建立双导固支梁电容模型,分析了传感芯片的传输特性、过载功率与灵敏度特性。在双导固支梁电容模型中提出了平行极板的两个等效条件;同时提出了一种新的梁宽等效方式,解决了双梁结构等效梁宽的失配问题,减小了模型的相对误差。双导固支梁电容模型很好地解释了导向梁的厚长比与初始高度对传感器过载功率和灵敏度的影响。测试结果表明,双导固支梁MEMS微波功率传感芯片在200 mW输入功率内的灵敏度为14.3 fF/W,而灵敏度的理论值为13.5 fF/W,两者的相对误差仅5.6%。因此,该理论模型对固支梁MEMS微波功率传感芯片的设计具有一定的借鉴意义。

    • 一种具有低泄漏电流和高浪涌电流能力的1 200 V/20 A SiC MPS

      2024, 54(1):141-144.

      摘要 (59) HTML (0) PDF 2.69 M (243) 评论 (0) 收藏

      摘要:通过离子注入优化,成功研制了一款六角形元胞设计的1 200 V/20 A的具有低泄漏电流和高浪涌电流能力的SiC MPS芯片。在25 ℃和175 ℃下的测试结果表明,导通压降VF分别为1.48 V和2.03 V;归功于优化的离子注入和元胞设计,1 200 V耐压时,肖特基界面的最强电场强度仅为1.25 MV/cm。研制的MPS的泄漏电流仅为4.3 μA(@25 ℃)和13.7 μA(@175 ℃)。并且25 ℃和150 ℃下测试的浪涌电流高达258 A和252 A,约为额定电流的13倍。

    • 一种双靶磁控溅射制备的Mg掺杂的NiO薄膜

      2024, 54(1):145-148.

      摘要 (82) HTML (0) PDF 3.30 M (249) 评论 (0) 收藏

      摘要:采用磁控溅射“共溅射”方法,将Ar气作为溅射气体,高纯NiO和MgO双陶瓷靶作为溅射靶材。当控制NiO和MgO靶的溅射功率分别为190 W和580 W,溅射真空度为2 Pa,衬底温度为300 ℃时,得到了Mg掺杂的NiO(Ni0.61Mg0.39O)薄膜。该薄膜是一种具有(200)择优取向的晶态薄膜。薄膜表面比较平整,晶粒分布致密,晶粒尺寸约46.9 nm。(200)衍射峰位置相对未掺杂的NiO薄膜向小角度偏移约0.2°。合金薄膜在可见光波段具有较大的透过率,而在300 nm附近透过率陡然下降,其光学带隙向高能方向移动到了3.95 eV。该研究为采用磁控溅射制备高质量的Mg掺杂的NiO薄膜提供了技术支撑。

    • 一种基于机器学习的众工艺角延迟预测方法

      2024, 54(1):149-155.

      摘要 (87) HTML (0) PDF 4.03 M (169) 评论 (0) 收藏

      摘要:在不同工艺角下,关键路径呈现显著差异,因此需要进行大量的静态时序分析,从而导致时序分析运行时间较长。与此同时,随着工艺尺寸的缩小,静态时序分析的精度问题变得不容忽视。本文提出一种基于机器学习的适用于众工艺角下的延迟预测方法,考虑工艺、电压和温度对时序的影响,利用基于自注意力Transformer模型对关键路径进行全局聚合编码,预测众工艺角下关键路径的统计延迟。在EPFL基准电路下进行验证,结果表明该方法的平均绝对误差范围为5.8%~9.4%,有良好的预测性能,可以提高时序分析的准确度和效率,进而缩短数字电路设计周期和设计成本。

    • >产品与可靠性
    • 一种针对Virtex-7加密位流的侧信道分析方法

      2024, 54(1):156-164.

      摘要 (90) HTML (0) PDF 6.50 M (185) 评论 (0) 收藏

      摘要:随着FPGA在商业、国防等领域的广泛应用,出现了很多针对FPGA的攻击方法,电路安全性面临着极大挑战。为了进一步研究FPGA的安全机制,文章介绍了一种新的侧信道分析(SCA)方法,并首次在Xilinx Virtex-7芯片上分析了加密位流在加载过程中存在的安全漏洞。相比之前的攻击目标,Virtex-7芯片规模更大,采集的信号信噪比更低,攻击难度更大。之前的研究使用的是SASEBO或SAKURA这类专为SCA设计的测试板,而该文的分析是第一个在Xilinx官方评估板上进行的实例,由于官方评估板不是针对侧信道信号采集设计的电路板,因此需要经过处理才能获得足够的信噪比。使用电磁辐射作为侧信道测量值,在80万条电磁曲线内就能够获得一组密钥。通过密钥解密,得到明文位流,攻击者就能够对FPGA进行逆向分析、克隆等操作,从而影响FPGA的安全。

    • 倒装焊芯片封装微通孔的一种失效机理及其优化方法

      2024, 54(1):165-170.

      摘要 (71) HTML (0) PDF 5.59 M (183) 评论 (0) 收藏

      摘要:随着晶圆工艺节点的发展,封装集成度越来越高,封装有机基板的线宽和线距逐步减少,微通孔的数量增加,微通孔的孔径减少。球栅阵列(BGA)封装有机基板的微通孔失效一直是影响 高性能和高密度芯片封装可靠性的主要问题。针对有机基板微通孔失效的问题,通过温度循环可靠性试验、有限元分析方法、聚焦离子束、扫描电子显微镜以及能谱仪等表征手段,系统研究了-65 ℃~ 150 ℃与-55 ℃~125 ℃ 500次温度循环加载条件下倒装焊的失效模式。结果表明,在-65 ℃~ 150 ℃ 温度循环条件下,有机基板微通孔由温度循环疲劳应力而产生微通孔分层,仿真表明-65 ℃~ 150 ℃下基板平均等效应力增加约8 MPa;通过改善散热盖结构,等效应力降低了21.4%,且能通过-65 ℃~150 ℃ 500次温度循环的可靠性验证,满足高可靠性的要求。


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