摘要:设计了一种三阶噪声整形逐次逼近模数转换器。该转换器采用由二阶误差反馈结构和一阶级联积分器前馈结构组成的混合噪声整形结构,通过该混合结构来控制反馈余量并提升噪声传输函数的阶数,通过基于共模的开关切换方式优化了比较器动态失调电压,实现了三阶噪声传输函数。该电路基于0.35 μm CMOS工艺进行设计仿真。使用3.3 V电源电压进行供电,在2 MS/s采样频率以及8倍过采样率下,功耗为1.87 mW,实现了87.93 dB的SNDR,有效位数(ENOB)为14.3 bit,在传统8位SAR ADC的基础上提升了有效位数6.3 bit。

摘要:设计了一种具有分段式动态元件匹配(DEM)的高分辨率、低功耗噪声整形SAR ADC。该电路实现了具有无源增益的二阶噪声整形滤波器,从而增强了噪声整形能力。此外,提出了一种分段式动态元件匹配电路来解决由DAC电容失配引起的谐波失真问题,以进一步提高ADC的信噪失真比(SNDR)。仿真结果表明,在4 MS/s的采样速率和40倍过采样率(OSR)的情况下,所设计的噪声整形SAR ADC的信噪失真比达到91.1 dB。当电源电压为1.8 V时,该ADC的功耗仅为231 μW,并实现了174.5 dB Schreier优值(FOM)。

摘要:在流水线模数转换器(Pipeline ADC)电路中,栅压自举开关中的非线性电容会对开关管的导通电阻产生直接的影响,导致采样非线性。设计了一种三路径的高线性度栅压自举开关,采用三个自举电容,分别构成两条主路径和一条辅助路径,使得输入信号在通过两条主路径传输到开关管栅端时加快栅端电压的建立,同时利用辅助路径驱动非线性电容,减少电路中非线性电容对采样电路线性度的影响,从而增强信号驱动能力,提高整体电路的精度。本文设计的栅压自举开关应用于14 bit 500 MHz流水线ADC的采样保持电路中。采用TSMC 28 nm CMOS工艺进行电路设计。仿真结果表明,在输入频率为249 MHz,采样频率为500 MHz的条件下,该栅压自举开关的信噪比(SNDR)达到92.85 dB,无杂散动态范围(SFDR)达到110.98 dB。

摘要:为了满足低电压条件下高速高精度采样需求,设计了一种电压-时域两级混合结构流水线模数转换器(ADC)。该流水线ADC的第一级逐次逼近型(SAR) ADC将电压转换为8 bit数字,残差电压变换为时域延时信息后,第二级4.5 bit时间数字转换器(TDC)将延时转换,最终校准输出,实现12 bit精度转换。通过采用多电压供电、改进残差电压转移和放大器结构,以及优化时间判决器,提升了ADC的动态性能和采样速度,降低了采样功耗。该ADC基于40 nm CMOS工艺设计和仿真。采样率为200 MS/s时,功耗为9.5 mW,动态指标SNDR、SFDR分别达到68.4 dB、83.6 dB,优值为22 pJ·conv-1·step-1,能够满足低功耗高速采样的应用需求。

摘要:在由FPGA超前进位单元级联构成的抽头延时链中,非线性通常较差,是TDC测量系统需要解决的重要问题之一。为了解决该问题,文章在已有的抽头采样序列(“SCSC”)基础上,提出了“混合”抽头采样序列的方法,显著改善了延时单元的非均匀性。所搭建的TDC包含了抽头延时链、采样逻辑电路、编码逻辑电路、码密度校准等模块,并在Xilinx Kintex-7系列芯片上进行验证。测试结果表明,提出的方法相较于“SCSC”序列下的微分非线性降低了32.0%,积分非线性降低了22.8%。通过进一步校准,所实现的TDC分辨率(LSB)为13.51 ps,测量精度为19.17 ps,微分非线性为[-0.45,0.96] LSB,积分非线性在[-3.27,1.33] LSB之间。

摘要:设计了一种基于高阶温度补偿与内建负反馈稳压技术的带隙基准,所设计的带隙基准具有低温漂和高PSRR的优点。通过采用两对工作在亚阈值区的MOS管,根据不同工作温度分段产生指数型补偿电流,形成高阶温度补偿,降低了带隙基准的温度系数。基于带隙基准输出电压,通过内建负反馈稳压电路,提高了带隙基准的电源抑制能力。基于Dongbu 0.18 μm BCD工艺,完成了低温漂高PSRR带隙基准的设计、版图绘制和后仿真验证。带隙基准的版图面积为290 μm×200 μm。后仿真结果表明,所设计的带隙基准在-45~125 ℃范围内温度系数仅为1.15×10-6/℃,电源抑制比为83.22 dB；在2.8~5.5 V电源电压变化下,基准电压的平均值为1.212 V,线性调整率为0.015%。

摘要:设计实现了一种基于0.6 μm BCD工艺的40 V高压输出自稳零运算放大器。该运算放大器采用了时间交织自稳零结构,实现了对输入失调电压的连续校准,同时使用40 V耐压PDMOS管和NDMOS管,实现了ClassAB结构的高压输出。运算放大器的输入级和自稳零校准电路采用0.6 μm普通MOS管实现,均工作在5 V电源电压下；放大级和输出级中部分晶体管采用非对称结构的40 V DMOS管,实现了高压输出。整体电路中只有DMOS管的漏源电压承受40 V的耐压,其余MOS管的各端电压均在正常的工作范围内,没有耐压超限风险。前仿真结果表明,该运算放大器在5 V和40 V双电源电压下工作正常,输入失调电压为0.78 μV,输出电压范围为3.0~37.7 V,等效直流增益为142.7 dB,单位增益带宽为1.9 MHz,共模抑制比为154.8 dB,40 V电源抑制比为152.3 dB,5 V电源抑制比为134.9 dB。

摘要:在SerDes电路中,高速数据传输的关键在于均衡的速率,因此随着SerDes对数据传输速率要求越来越高,对SerDes中接收器的判决反馈均衡器的速率要求也在提高。作为自适应判决反馈均衡器的关键组成部分,比较器的延时大小决定了自适应均衡器的判决容限。为了满足低压应用对高速率比较器的低延迟要求,文章基于传统双尾比较器提出一种新的适用于SerDes接收器中判决反馈均衡器的高速差分信号动态比较器电路。在TSMC 28 nm CMOS工艺下,当电源电压为1 V时,平均延迟时间为52.58 ps,可满足高达15 Gbit/s数据速率的判决反馈均衡器应用需求。

摘要:设计并实现了一种高精度低噪声运算放大器。提出了一种基极电流消除技术,补偿了输入对管基极电流,有效地降低了运算放大器的输入偏置电流,从而能够通过提高输入对管的集电极电流来减小输入噪声电压,实现了较低的运算放大器总等效输入噪声。同时,采用集电极-发射极电压补偿电路,消除了厄利效应的影响,提高了电路精度。电路采用36 V互补双极工艺流片,测试结果表明,芯片的失调电压为6.94 μV,在1 kHz下的电压噪声密度为5.6 nV/Hz,电流噪声密度为0.9 pA/Hz。

摘要:设计了一种中心频率为75 GHz的单级MMIC功率放大器,基于0.8 μm InP DHBT器件制造,该器件ft/fmax为171/250 GHz。电路采用两层共基堆叠(CB Stack)结构,其中下层共基偏置采用基极直接接地,输入端发射极采用-0.96 V负压供电的方式,偏置电压Vc2为4 V。为了提高输出功率,上下两层器件进行了四指并联设计。此外,采用同样器件设计了另外一款下层共射的传统Stack结构电路。通过大信号仿真对CB Stack与国际上部分先进工艺下InP基的传统Stack结构电路性能进行对比,CB Stack结构在增益和峰值PAE上都比传统Stack有更好的表现。

摘要:提出了一种基于静态分段补偿方法的近似乘法器。通过基于静态分段方法的Booth编码方法生成部分积阵列,并对生成的部分积阵列进行误差补偿优化以及近似压缩,以实现硬件性能和精度的折中。仿真结果显示,相比于综合工具生成的全精度乘法器,本设计在保持了较高精度水平的前提下,面积和功耗优化的比例达到了36.96%和35.95%。在图片边缘检测应用中,设计的峰值信噪比和结构相似性指标分别为26.10和98%,可见本设计在降低硬件资源消耗的同时,应用效果接近全精度乘法器。

摘要:随着云计算、物联网和人工智能等技术的快速发展,终端设备在硬件资源和能耗上面临巨大挑战。为了降低运算单元的功耗,文章提出了两种基于新型4-1压缩器的低功耗近似乘法器。通过分析4-1压缩器的误差,设计了误差补偿单元并应用在乘法器中,降低了近似乘法器的精度损失。仿真结果显示,与精确乘法器相比,提出的两种8位无符号数近似乘法器在延时上分别降低了5.67%和18.23%,在面积上分别降低了6.54%和20.36%,在功耗上分别降低了15.83%和30.94%。最后,在图像锐化实验中,提出的设计表现优秀,验证了其在可容错应用中的有效性。

摘要:为了解决RC触发机制在小电容条件下开启时间不足的问题,设计了一种新型ESD箝位电路。电路采用反馈和分流机制与电容组合的方法,将小电容与一个受反馈nMOS控制的分流nMOS并联。分流nMOS分流了电容的充电电流,从而延长了电路的开启时间。仿真结果显示,新提出的电路开启时间足够长且能够快速响应ESD事件,能够实现ESD保护。此外,该电路引入可调节的最小开启电压,能够有效避免快速上电条件下的误触发现象。

摘要:集成电路产业的不断发展以及行业对高能效的不断追求使得工艺尺寸不断缩小,越来越多的电路工作在亚阈值区,工艺参数波动导致电路延时呈现非高斯分布。统计静态时序分析作为先进工艺下用于分析时序的新手段,采用将工艺参数和延时用随机变量表示的方法,可以加速时序收敛,显示预期成品率。文章主要研究了亚阈值电路单元延时波动的统计建模方法。分别对单时序弧和多时序弧的蒙特卡洛金标准数据进行建模研究。提出了单时序弧单元延时的分布拟合统计建模方法,其误差小于6.30%。提出了多时序弧单元延时人工神经网络统计建模方法,其误差小于4.95%。

摘要:卷积神经网络ZynqNet广泛应用于边缘设备,但是现有FPGA硬件加速方案的帧率都小于30 FPS,较难满足实时性要求强的场景。文章聚焦于ZynqNet的FPGA加速性能提升,设计了基于多特征块并行计算结构,优化对Expand层的支持,增强了特征的复用,优化输出缓存,并可有效减少访存次数；设计了深度优先的特征和权重缓存机制,采用多Bank的缓存方式,仅需一个周期就能完成特征和权重的读取。基于Xilinx Xc7z045 FPGA芯片,完成了加速器硬件实现与性能测试,工作频率为166 MHz,计算性能为49 FPS,相比传统将整个网络部署到FPGA的方案,计算性能实现3倍加速,能效比提高了5倍。

摘要:在无人机3D地形测绘中,作为核心模块的时间数字转换器(TDC)需要具有远距离测量能力和高测量分辨率。基于对测距系统的长续航、公里级测距能力和厘米级测量精度的综合考量,文章设计了一种用于TDC的低功耗多相位时钟生成电路。采用了伪差分环形压控振荡器,通过优化交叉耦合结构,在保证低功耗的前提下,提升了信号边缘的斜率,增强了时钟的抖动性能和对电源噪声的抑制能力。在电荷泵设计中,通过对环路带宽的考量选取了极低的偏置电流,在进一步降低功耗的同时缩小了环路滤波器的面积。基于SMIC 180 nm CMOS工艺完成了对多相时钟生成电路的设计。仿真结果表明,在400 MHz的输出频率下,环路带宽稳定在1 MHz。该电路在不同工艺角下均能达到较快的锁定速度,相位噪声为-88 dBc@1 MHz,功耗为1 mW,均方根抖动为27 ps,满足厘米级测距的精度需求。

摘要:基于65 nm CMOS工艺设计了一种低功耗低成本十倍频电路。在1.2 V电源电压下,电路功耗小于0.53 mW。提出了一种低复杂度的5段斜率-电阻相位插值方法,通过对四路正交斜率信号进行电阻相位插值,在8 MHz到24 MHz的输入频率范围内,实现了可重构的十倍频电路。该电路结构简单,仅包含正交方波信号发生器、斜坡信号发生器和提出的5段斜率-电阻相位插值器,可用于低功耗、低成本的倍频场合,且具有可接受的频率偏差。在输入频率为16 MHz,输入功率为-2.0 dBm时,电路输出功率为-12.9 dBm,倍频效率为4.40%。

摘要:Flash存算阵列在工作模式下需要用到不同内部驱动电压,因此基于当前各类Dickson型电荷泵,设计了一种针对Flash存算阵列的可调电荷泵。采用一种新型输出级的交叉耦合设计,解决了传统电荷泵最后一级阈值电压导致的低泵送效率的问题,并通过辅助MOS管增强了传统电荷泵中体源二极管对反向漏电流的抑制能力。55 nm CMOS工艺下的仿真结果表明,与改进前的电荷泵相比,在电源电压1.8 V和300 μA的工作电流下,中间级反向漏电流减少了17.5%,输出级反向漏电流减少了73.1%。无反馈调节时,主电荷泵最高输出电压为9.56 V,电压效率达88.51%。PFM可调制模式下,可重构电荷泵能实现输出电压切换。

摘要:设计了一种单电感三输出升压型DC-DC变换器。采用平均电流模,将各个输出支路电压进行线性相加,构成共模反馈信号,以进行环路补偿。提出一种开关电容采样网络,对输出电压进行采样,得到的采样电压与参考电压进行比较,从而校正输出电压与参考电压之间的直流偏移。为了抑制输出支路间的交调,提出一种新型能量控制逻辑电路,可实现单个电感充放电周期内各个输出支路的循环充电。该升压型变换器基于0.18 μm CMOS工艺设计实现。仿真结果表明,在100 mA负载跳变下,前两路输出电压未受到交调影响,第三路受到的影响能够有效减小。

摘要:提出了一种具有较高增益和稳定性的片上低压差线性稳压器(LDO),可为高速变化的逻辑和驱动电路提供快速响应的电压。该两级级联输出的LDO基于0.18 μm BCD工艺设计,工作在9.5~15.5 V宽电源电压范围内,并且具有较好的相位裕度、较高的响应速度以及较好的线性调整率,能够满足芯片内部多个电源轨的供电需求。采用Cadence仿真并进行了流片试制,仿真和测试结果表明,该LDO主环路在全负载范围内具有较好的相位裕度,输出电压纹波较小。在输入电压为9.5~15.5 V时,两级LDO的输出电压分别稳定在4.53 V和1.80 V,具有较好的线性调整率。LDO用于GaN驱动芯片时,能稳定地为逻辑和驱动等模块提供电源电压。

摘要:设计了一种基于摆率增强的快速瞬态响应无片外电容LDO电路。其中,误差放大器采用电流镜跨导结构,降低了频率补偿的难度系数；设计了一种可以为功率管栅极提供额外充放电电流的瞬态提升电路(TEC),能快速响应负载的变化,增大摆率,有效提升了负载瞬态响应。仿真结果表明,电路仅使用简单的密勒密勒补偿,即可实现相位裕度在全负载范围内大于60°；在0.5 μs的时间内,负载在100 μA和100 mA之间发生跳变,电路的下冲电压和过冲电压分别是69 mV和64 mV,稳定时间分别是0.89 μs和0.86 μs。相较无TEC,本文电路的下冲/过冲电压分别衰减73%和78%,负载瞬态响应显著提升。

摘要:设计了一种低功耗、宽电源电压范围的电机驱动器。通过采用高效率泵电路,设计新型的电荷泵供电方式,使得电机驱动电路能够实现宽电源电压范围和低功耗。该驱动器保证功率管在低压下仍具有较低的导通电阻和较大的输出驱动电流,而在高压情况下功率管栅源不会被击穿。设计电荷泵时钟控制电路,使得驱动器具有更低的功耗。基于SMIC 180 nm BCD工艺完成设计。仿真结果表明,该电机驱动器的电机电源输入范围为0~15 V,逻辑电源范围为1.8~5.5 V,且静态功耗为284.5 μA。

摘要:电源管理芯片在电子设备系统中担负起对电能的变换、分配、检测及其他电能管理的职责,最常见的结构是线性电源和开关电源。开关电源通过控制开关管开通和关断的时间,维持稳定的输出电压,以其高效率、小型化的特点而广泛应用于几乎所有的电子设备。工业控制系统、汽车电子等领域往往存在多个电压轨,在不同工作阶段还存在输入电压瞬间大范围变换的情况,这要求其具有高输入电压的同时,还需要在一个较宽的输入范围内能够高效地给负载供电。文章围绕宽输入电压DC-DC的转换效率提升、快速响应技术及低EMI设计进行了综合阐述,并分析了学术界和业界的一些最新进展。

摘要:提出了一种适用于低电压工作的毫米波AlN/GaN MIS-HEMT器件,开展了材料外延结构的设计,在SiC衬底上生长了AlN/GaN外延材料。基于此材料开展了器件制作,优化了高温快速退火工艺,获得良好的欧姆接触电阻。对所制备的器件进行直流测试,结果显示,电流输出能力为2.4 A/mm,跨导极值为518 mS/mm,小信号ft达到85 GHz,fmax大于141 GHz。在5G毫米波段28 GHz频率点测试了大信号特性,当VDS =3 V时,输出功率密度为0.55 W/mm,功率附加效率(PAE)为40.1%；当VDS = 6 V时,输出功率密度为1.6 W/mm,PAE达到47.8%。该器件具有低压毫米波应用的潜力。

摘要:无结纳米管场效应晶体管(JLNT-FET)和反转模式纳米管场效应晶体管(IMNT-FET)因具有较好的驱动能力和对短沟道效应 (SCE) 卓越的抑制能力而被关注,自热效应 (SHE)作为影响其电热性能的关键问题而被广泛研究。文章基于TCAD数值仿真,通过对环境温度(TA)、接触热阻(Rtc)以及侧墙长度(LS)对体传导的JLNT-FET和表面传导的IMNT-FET的最大晶格温度(TLmax)、最大载流子温度(TCmax)、漏极电流(IDS)和栅极泄漏电流(IG)等器件参数影响的分析,对比研究了JLNT-FET和IMNT-FET中传导机制对电热特性的影响。结果表明,较高的TA、较大的Rtc及较小的LS,都会加剧器件的声子散射,导致严重的SHE。同时,由于传导机制的差异,体传导受界面散射和声子散射影响较小,JLNT-FET具有更好的电热特性。

摘要:提出了在屏蔽栅沟槽型MOSFET(SGT)的沟槽侧壁氧化层中形成浮动电极的结构,通过改善电场分布,优化了特征导通电阻与特征栅漏电容。在传统SGT结构的基础上,仅通过增大外延层掺杂浓度,改变浮动电极的长度和位置以及氧化层厚度,最终得到击穿电压为141.1 V、特征导通电阻为55 mΩ·mm²、特征栅漏电容为4.72 pF·mm-2的浮动电极结构。与相同结构参数的SGT结构相比,在击穿电压不变的条件下,浮动电极结构的特征导通电阻降低了9.3%,Baliga优值提升了13%,特征栅漏电容降低了28.4%。

摘要:为了研究电容式MEMS微波功率传感器悬臂梁的非线性运动,建立了MEMS悬臂梁在空间域上的弯曲特性模型,综合考虑静电力、轴向应力以及残余应力对悬臂梁非线性运动的影响,求解得到动力学微分方程。在此基础上研究在不同杨氏模量、驱动电压和残余应力下悬臂梁的弯曲特性,解析得到对应的悬臂梁弯曲特性曲线与轴向应力曲线。使用有限元分析软件ANSYS对不同驱动电压下的悬臂梁下拉位移进行仿真,并对仿真结果与解析结果进行比较。结果表明,在驱动电压从10 V到20 V的变化过程中,仿真结果与模型解析结果具有一致的趋势,两者间的最大误差仅有8.81%。对电容式MEMS微波功率传感器的悬臂梁弯曲特性的研究具有一定的参考价值和指导意义。

摘要:针对采用10号钢为基材的K1-5型外壳的芯片裂纹问题,对其共晶应力进行了仿真,并尝试对工艺过程进行仿真优化。结果表明,无论采用何种缓慢或快速的散热方式,都不能从根本上改变10号钢与Si芯片因热膨胀系数的巨大差异而导致的热应力。通过比较三种不同的管壳材料可知,以可伐材料为基体的K1-5管壳的共晶热应力最低,为316 MPa,而以10号钢为基体的热应力最高,为19 800 MPa,远远超出了硅芯片的极限断裂强度544 MPa。根据应力的基本理论,可伐与Si芯片的热膨胀系数的差异最小,无氧铜次之,而10号钢为最大,这也是以10号钢为基体的K1-5管壳在共晶时芯片开裂的根本原因。将管壳基材更换为可伐材料,仿真分析和实际试验结果均证明该管壳能够有效解决芯片开裂的问题。

摘要:A型号硅橡胶粘接在镀Ni管壳侧壁后存在开裂情况,包括初始加工后胶点开裂、经历单次清洗后开裂,以及经历随机振动等可靠性试验后开裂,这会导致连接失效等一系列可靠性问题。文章针对A型号硅橡胶在镀Ni管壳侧壁引线加固时出现开裂的问题,进行了引线粘接极限破坏力理论计算、不同胶点直径和粘胶间距的仿真,以及等离子清洗提升表面能等研究。研究结果表明,优化引线粘接结构并对镀Ni管壳进行等离子体清洗可以明显提升A型号硅橡胶在镀Ni管壳侧壁粘接的可靠性。相关研究结果可以用于A型号硅橡胶实际生产。