摘要:

摘要:

摘要:基于0.13 μm CMOS工艺,采用多频点叠加的方式,设计了一种K波段宽带功率放大器。输入级采用晶体管源极感性退化方式,实现了宽带输入匹配。驱动级采用自偏置共源共栅放大器,为电路提供了较高的增益。输出级采用共源极放大器,保证电路具有较高的输出功率。后仿真结果表明,在26 GHz处,该功率放大器的增益为22 dB,－3 dB带宽覆盖范围为22.5~30.5 GHz,输出功率1 dB压缩点为8.51 dBm,饱和输出功率为11.6 dBm,峰值附加功率效率为18.7%。

摘要:为进一步提高R-C型SAR ADC的转换精度,在传统R-C型D/A转换结构的基础上,增加了一个偏移量模块,引入了小的偏移量。在采样过程中,当输入转换电压发生低于1个有效位的变化时,D/A转换结构能更精确地采样。该改进方法不改变传统电路的基本结构,只需增加很少的元件,就可改善ADC的精度和对零点采样的准确性。对10位R-C型SAR ADC进行了D/A转换和静态参数仿真。结果表明,INL、DNL均在±1 LSB内,证明了改进方法的有效性。该方法可适用于其他位的R-C型D/A采样网络。

摘要:基于折叠插值ADC的研究,改善了平均电阻网络造成的边界效应。采用环形平均电阻网络、边界阻值取为等效电阻的方法来解决边界效应,同时提出了一种新型的边界折叠器结构。该结构应用于第一级边界折叠结构,能有效补偿边界过零点偏移,得到趋于准确的边界过零点,提高了ADC性能。基于TSMC 0.18 μm CMOS工艺,在改善边界效应后对ADC进行仿真。结果表明,该ADC的ENOB为9.11 bit,SFDR为61.69 dB。

摘要:基于130 nm PD-SOI工艺,设计了一种用于GPS接收机射频前端的单片低噪声放大器(LNA)。利用SOI工艺特有的低噪声特性,降低了衬底耦合到电路的噪声。采用单独的带隙基准源和LDO为低噪声放大器供电,降低了电源纹波和高频噪声对放大器噪声性能的影响。测试结果表明,在3.3 V电源电压、1.575 GHz工作频率下,该LNA的噪声系数仅为1.49 dB,增益为13.7 dB,输入回波损耗S11、输出回波损耗S22均小于-15 dB,输入P1 dB为-13 dBm,IIP3为-0.34 dBm。

摘要:提出了一种低功耗、高增益、可驱动大容性负载的三级运算放大器。通过采用共源共栅密勒补偿技术和工作在亚阈值区域的跨导提升运算放大器,以低的功耗成本显著减小了补偿电容。通过将负载有关的非主极点推向更高的频率,达到了改善带宽和稳定性的目的。该运算放大器采用UMC 28 nm HLP CMOS工艺进行设计和验证。结果表明,当驱动高达10 nF的容性负载时,总补偿电容仅为440 fF。在1.05 V电源电压下,该运算放大器消耗52 μA 的电流,单位增益带宽为4.84 MHz,增益大于100 dB。

摘要:基于TSMC 0.18 μm BCD工艺,设计了一种无电阻高精度基准电压源。利用具有高阶温度系数的电流消除VBE温度系数中的非线性项,对输出基准电压实现高阶补偿。与传统无电阻基准电压源中MOS管工作于亚阈值区不同,电路中的MOS管均工作于强反型区,具有更高的仿真模型精度。仿真结果表明,当温度在-55 ℃~125 ℃范围变化时,该基准电压源的温度系数为8.5×10-7/℃。在无滤波电容的情况下,电源抑制比可达-80 dB。当电源电压在2.5~5 V范围变化时,线性调整率小于0.3 mV/V。

摘要:为了减小功率放大器的功率损耗、提高功率附加效率,基于TSMC 55 nm CMOS工艺,设计了一种工作频率为5 GHz的高效率E类射频功率放大器。采用包含驱动级的两级电路结构,提高了电路的功率增益。对负载回路进行优化设计,改善了漏极电压与电流波形交叠的问题,进而提升了效率,同时降低了漏极电压的峰值,缓解了晶体管的击穿压力。仿真结果表明,电源电压为2.5 V时,该放大器的输出功率为21.2 dBm,功率附加效率为53.1%。

摘要:提出了一种用于原边反馈反激变换器的自适应启动电路。分析了原边反馈反激变换器DCM启动对系统的影响。将辅助绕组的膝点电压采样与原边电感的峰值电流采样相结合,逐周期地判定系统动态输出电压对变压器的退磁能力,实现了原边反馈反激变换器全周期下DCM自适应启动。基于0.18 μm BCD工艺,对该启动电路进行仿真。结果表明,在开关频率为100 kHz、输出功率为30 W的条件下,系统实现了DCM启动。在重载、轻载的条件下,启动时间分别为68 ms和6 ms。

摘要:提出了一种基于互补双极工艺的新型余量放大器。该余量放大器由电阻反馈阵列、开关电流阵列和互补双极运算放大器组成,采用了恒定共模电流的方式。相比于传统余量放大器,该余量放大器的时序更简单、精度更高。采用开关电流阵列来调整整个余量放大器的电流流向,采用带高增益放大器的电阻反馈阵列来产生相应的余量放大。在流水线模数转换器中,该余量放大器实现了分段放大功能。

摘要:设计了一种基于JESD204B协议、支持大/小端模式且具有旁路能力的四字节并行加扰器。在并行加扰/解扰原理的基础上,采用四字节并行处理技术,加快了扰码的产生效率。该加扰器支持大/小端模式,根据不同需求可自行选择不同模式。采用Verilog HDL语言对电路进行设计,利用Modelsim进行功能仿真,在Quartus II软件上进行实现。该加扰器可直接移植到基于JESD204B协议的收发器。

摘要:提出了一种高效率、具有较大电流驱动能力的负压电荷泵。该电荷泵采用三阱CMOS工艺,通过减小寄生电容和传输晶体管的导通电阻,消除了阈值电压损失和NMOS传输晶体管体效应,提高了电荷泵的每级增益。基于0.32 μm CMOS工艺对电荷泵进行了仿真验证。结果表明,相比传统负压电荷泵,该新型负压电荷泵具有较高的输出效率,最大输出效率可达82%。

摘要:研究了深低温环境下MOS管与LVDS驱动电路的工作特性。与常温环境相比,LVDS电路在77 K环境下的输出电流更大,导致输出差分信号幅值增大。MOS管在77 K低温环境下的载流子迁移率为常温下的3倍,导致器件电流增大。根据低温条件下器件变化特性的数据分析结果,调节电路结构与器件参数,设置多档可调参考电流,并调节LVDS输出信号于标准范围内。采用标准0.35 μm CMOS工艺进行流片验证。结果表明,LVDS驱动电路在77 K环境下工作时,共模电平为1.2 V,电压摆幅为400 mV。

摘要:设计了一种应用于能量收集领域的低功耗、超低电压DC-DC升压转换器。研究了转换器工作频率与功率和效率的关系,通过选择合适的脉冲宽度调制(PWM)频率来提高输出功率。通过适当提升转换器开关功率管的栅极电压,减小了晶体管的泄露电流,从而提高了输出电压。基于CMOS 65 nm工艺进行设计。仿真结果表明,提出的方案能提高弱能量转换效率。当输入电压为100 mV时,最大输出电压为1 000 mV。DC-DC升压转换器的输出功率为3.08 μW,转换器控制单元的功耗为697 nW,转换效率达到57.3%。

摘要:基于汽车运动过程,研究了宽车速范围的微型振动能量收集器,提出了一种应用于胎压监测系统(TPMS)的梯形阵列式压电振动能量收集器。在优化固有频率的情况下,对能量收集器的结构参数进行了仿真优化设计。仿真结果表明,在最优结构参数下,车速范围为80~120 km/h时,能量收集器的输出功率范围为1 620~9 600 μW。该能量收集器可以工作在较宽车速范围,输出功率高。这为TPMS的无线供电提供了新的设计思路。

摘要:针对宽带电力载波通信中采用的双二进制Turbo译码器,给出了一种基于FPGA的并行实现方案。该方案采用无交叠滑动窗的多路并行分块以及流水线结构,以Xilinx的XC7K410T为硬件平台,采用Verilog硬件描述语言来设计实现,给出了不同并行块数的实现结果。当数据块长为520字节时,4次迭代后,数据速率可达200 Mbit/s。测试结果表明,该方案占用资源少、译码速度快、性能指标满足要求,具有较好的应用价值。

摘要:提出了一种基于石英玻璃衬底的MEMS 5阶交指滤波器。利用三维全波电磁仿真软件CST,对设计的5阶交指滤波器进行结构优化和数值仿真。结果表明,该滤波器的中心频率为4.08 GHz,带内插损小于1.5 dB,带宽为1.21 GHz,大于基于硅衬底的7阶交指滤波器的0.8 GHz带宽。该方案减小了交指滤波器的尺寸,增加了带通滤波带宽,提高了滤波性能。讨论了硅、氮化硅、氮化硼和高硼硅玻璃等衬底材料与低阻抗长度对滤波器性能的影响,理论验证了低功耗、宽频滤波的5阶交指滤波器的性能。结果表明,石英玻璃衬底具有最佳的综合性能。

摘要:提出了一种基于翻转电压跟随器(FVF)的无片外电容低压差线性稳压器(LDO)。采用电压检测器来检测输出电压,大幅改善了瞬态响应,克服了常规LDO面积大、需要使用片内大电容的缺点,仅消耗了额外的静态电流。该LDO采用90 nm CMOS工艺进行设计与仿真,面积为0.009 6 mm²,输入电压为1.2 V,压差为200 mV。结果表明,在50 pF负载电容、3～100 mA负载电流、300 ns跃迁时间的条件下,产生的上冲电压为65 mV,瞬态恢复时间为1 μs,产生下冲电压为89 mV,瞬态恢复时间为1.4 μs,且将负载调整率性能改善到0.02 mV/mA。

摘要:基于UVM技术设计了可用于验证AXI总线协议的验证IP,对支持AXI4接口的Block RAM IP进行了验证,并构建了多Master和多Slave互联模拟验证平台,验证多AXI设备互联场景。设计了三种类型的测试用例(随机测试、基础测试和错误测试),并通过统计功能覆盖率来评估验证的完整性。验证结果表明,该验证IP功能正确,可满足对AXI总线的验证要求,功能覆盖率达到100%。

摘要:提出了一种新型低压数字接口电路,可实现电压转换功能。在输入信号保持为高低电平时,该新型数字接口电路整体处于截止状态,静态电流为零。该电路实现了低功耗,能抑制信号抖动,实用性较强。该电路可集成于各类芯片内部,避免使用额外的外部元件和引脚。利用Hspice软件进行仿真测试,采用0.18 μm BCD工艺进行流片验证。结果表明,该新型数字接口电路能有效实现电压转换。

摘要:与2D存储器相比,3D存储器能够提供更大的容量、更高的带宽、更低的延迟和功耗,但成品率低。为了解决这个问题,提出一种有效的3D存储器内建自修复方案。将存储阵列的每一行或每一列划分成几个行块或列块,在不同层的行块或列块之间进行故障单元的映射,使不同层同一行或同一列的故障在逻辑上映射到同一层中,从而使一个冗余行或冗余列能够修复更多的故障,大大增加了冗余资源利用率和故障修复率。实验结果表明,与其他修复方案相比,该方案的修复率更高,实现相同修复率所需的冗余资源更少,增加的面积开销几乎可忽略不计。

摘要:提出一种面向芯片指纹应用的物理不可克隆函数(PUF)电路,包括基于晶闸管型延迟单元的工艺敏感电路、时间偏差放大器和时间偏差比较器三个部分。工艺敏感电路由两个相同的晶闸管型延迟单元组成。晶闸管型延迟单元对工艺变化非常敏感,而在电源电压与温度变化时稳定性较强,可有效改善PUF电路的唯一性与稳定性。时间偏差放大器对工艺敏感电路输出的微弱延时差进行放大,减小延时差对噪声和时间偏差比较器精度的敏感性,使比较器能够产生稳定的输出,进一步提高PUF电路的稳定性。基于0.18 μm CMOS工艺,对电路进行设计与仿真。结果表明,PUF电路的输出具有良好的海明距离统计分布特征,当温度在－40 ℃~100 ℃范围、电源电压在1.7~1.9 V范围变化时,PUF电路的稳定性可达95.8%。

摘要:传统的边沿检测同步器由触发器构成,被同步的数据至少需要在新时钟域的1个时钟周期内保持有效。提出一种新型边沿检测同步器,由两相无重叠时钟产生电路、5个锁存器等构成。理论分析结果表明,新型边沿检测同步器中数据稳定时间的极限值为新时钟域的0.75个周期。基于Nuvoton 0.35 μm 2P3M CMOS工艺,采用Verilog_XL工具进行仿真验证。结果表明,新型边沿检测同步器的时序与理论分析一致。采用0.8个新时钟域周期的实例,验证了新型边沿检测同步器的工作正常,同步器的分辨率有所提高。

摘要:为了减少分段式电容阵列ADC中分段电容引起的电容失配效应对转换精度的影响,采用最小均方根(LMS)迭代方法,实现了一种基于扰动的逐次逼近型(SAR)ADC数字前台校准算法。对同一个模拟输入信号先后加入作为扰动的模拟失调电压+Δd和-Δd,依次进行量化。使用LMS对两次量化结果进行加权迭代,得到最佳权重,实现了对ADC的校准。针对电容失配效应、寄生电容效应的影响,搭建了14位SAR ADC数模混合仿真验证系统。仿真结果表明,该校准算法将系统的无杂散动态范围(SFDR)从62.6 dB提升到87.7 dB。

摘要:提出了基于神经网络的逻辑门退化延迟模型。根据逻辑门延迟数据特征,采用神经网络BP算法,对仿真样本数据进行训练,获得7种基本逻辑门延迟退化计算方法以及网络模型参数。基于45 nm CMOS工艺进行验证,模型计算值与Spice仿真数据的误差不超过5%。在此基础上,提出NBTI效应下的电路路径延迟退化计算流程,并编写计算程序,对基本逻辑门构成的任意组合逻辑电路(ISCAS85)进行NBTI退化分析,获得路径时序的NBTI退化量。采用该模型,可在电路设计阶段预测电路时序,为高性能、高可靠性数字集成电路的设计提供重要依据。

摘要:对抗总剂量辐射加固中常用的两种环栅MOS管的等效宽长比进行了研究。对b字形环栅管的宽长比计算模型进行验证,发现b字形环栅结构无法实现小宽长比。分别在0.35 μm和0.18 μm工艺下进行流片测试,发现该计算模型的准确性较低,测试样品的宽长比最大偏差超过30%。针对b字形环栅结构的缺点,设计了8字形环栅结构,可实现小宽长比管和倒比管,宽长比的值易于预估,且几何尺寸与直栅结构相近。在0.18 μm工艺下进行流片验证。测试结果表明,8字形环栅管的饱和电流偏差值均在6%以内,宽长比预估值的准确性较高,能够非常方便地被应用于实际设计中。

摘要:铁电材料具有负电容特性,可应用于新一代超低亚阈值摆幅晶体管中。由于铁电负电容具有准静态特性,在实际测试中,难以直接观测到单独铁电电容的负电容现象。基于“Ginzburg-Landau”模型,采用TCAD软件,构建了紧凑的HfO₂铁电电容结构,并通过仿真获得了匹配的RC电路参数,验证了负电容特性。同时,仿真研究了外加电压幅值与串联电阻阻值对铁电电容负电容效应可测试性的影响。

摘要:针对小尺寸CMOS反相器的单粒子瞬态效应,分别采用单粒子效应仿真和脉冲激光模拟试验两种方式进行研究。选取一种CMOS双反相器作为研究对象,确定器件的关键尺寸,并进行二维建模,完成器件的单粒子瞬态效应仿真,得到单粒子瞬态效应的阈值范围。同时,开展脉冲激光模拟单粒子瞬态效应试验,定位该器件单粒子瞬态效应的敏感区域,捕捉不同辐照能量下器件产生的单粒子瞬态脉冲,确定单粒子瞬态效应的阈值范围,并与仿真结果进行对比分析。

摘要:为了改善SiGe异质结双极型晶体管(HBT)的电学特性和频率特性,设计了一种新型的SGOI SiGe HBT。在发射区引入了双轴张应变Si层。多晶Si与应变Si双层组合的发射区有利于提高器件的注入效率。利用Silvaco TCAD软件建立了二维器件结构模型,模拟了器件的工艺流程,并对器件的电学特性和频率特性进行了仿真分析。结果表明,与传统的SiGe HBT相比,新型SGOI SiGe HBT的电流增益β、特征频率fT等参数得到明显改善,在基区Ge组分均匀分布的情况下,β提高了29倍,fT提高了39.9%。