摘要:

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摘要:随着CMOS工艺技术的进步,集成化、小型化成为电子器件的发展趋势。提出了一种基于CMOS工艺的中频数字接收机片上系统(SoC)方案,实现了将射频接收前端、A/D转换器(ADC)、数字下变频器(DDC)和数字基带处理器集成在一个芯片上。该芯片采用0.18 μm CMOS工艺,芯片面积为(7×8)mm²。在0.5~4 GHz范围内完成了芯片测试。测试结果表明,SoC芯片射频接收前端的镜像抑制比为46.3 dB,系统噪声为9.4 dB,增益控制范围为54.4 dB,满足系统的指标要求。该芯片在小型化、集成化、高可靠性电子系统中有广泛的应用前景。

摘要:传统直接数字频率合成器(DDS)较好的输出波形性能需要较大的硬件规模来实现。针对此问题,提出了一种基于余数系统(RNS)的DDS设计方法及硬件实现结构。该方法将截短后的相位进行余数化,实现样点存储空间压缩,并提高运行速度。基于ASIC的实现结果表明,该DDS在相同输出波形性能,特别是高性能输出波形情况下,能大幅度压缩存储空间；在归一化频率分辨率为1/2³²、查找表量化位宽为16位、输出波形无杂散动态范围(SFDR)为108 dB时,2通道余数化DDS的面积仅为相同条件下传统DDS的6%,其时延也优于传统DDS。

摘要:设计了一种12位4 MS/s的异步逐次逼近型模数转换器(SAR ADC)。采用一种既能节省开关动态功耗又能减小电容面积的开关切换策略,与传统结构相比,开关动态切换功耗节省了95%,电容总面积减小了75%。为了避免使用高频时钟,采用了异步控制逻辑,采样开关采用栅压自举开关以便提高ADC的线性度,动态锁存比较器的使用减小了静态功耗,片上集成了电压参考电路和相关驱动电路。基于SMIC 0.18 μm CMOS工艺,在1.8 V电源电压和4 MS/s转换速率条件下,经后仿真得到ADC的信号噪声失真比SNDR为70.2 dB,功耗仅为0.9 mW,品质因素FOM为109 fJ/conversion-step。

摘要:提出了基于冗余子级的流水线ADC后端校准技术,采用精度较高的流水线冗余子级代替参考ADC,对流水线ADC的各个子级校准,替代了对整个ADC的校准,使校准系统无需降频同步,较好地解决了传统校准系统中主信号通路与参考ADC信号通路不同步的问题。对Matlab/Simulink中搭建的精度为16位、采样频率为10 MS/s的流水线ADC进行仿真,结果表明,当输入信号频率为4.760 5 MHz时,经过校准,流水线ADC的有效位和无杂散动态范围分别由9.37位和59.96 dB提高到15.32位和99.55 dB。进一步的FPGA硬件验证结果表明,流水线ADC的有效位和无杂散动态范围分别为12.73位和98.62 dB,初步验证了该校准算法的可行性。

摘要:基于0.18 μm CMOS工艺,设计了一种双信道并行时钟数据恢复(CDR)电路,它由1个锁相环(PLL)型CDR和1个相位选择/相位插值(PS/PI)型CDR结合实现。与传统的并行CDR相比,该CDR电路不需要本地参考时钟。PLL型CDR中环形压控振荡器的延迟单元采用电感峰化技术,拓展了带宽,实现了较高的振荡频率；电荷泵采用自举基准和运放,改善了充放电电流匹配。PS/PI型CDR中Bang-Bang型鉴相器结构简单,具有较好的鉴相功能；PS/PI电路比传统结构少2个相位选择器。仿真结果表明,当输入并行数据速率为5 Gb/s时,恢复出的2组时钟与数据的峰峰抖动值分别为6.1 ps,8.1 ps和8.7 ps,11.2 ps。电路核心模块的功耗为172.4 mW,整体电路版图面积为(1.7×1.585) mm²。

摘要:温度传感器是将温度信号转换为电信号的元件。CMOS工艺制作的温度传感器具有面积小、成本低的优点,精度和工作温度范围是CMOS温度传感器最重要的两个指标。设计了一种工作温度范围为－45 ℃~125 ℃,测量精度为±1.5 ℃的温度传感器,主要包括温度传感电路和后端Σ-Δ ADC两部分,设计时采用了曲率校正、动态匹配等多重误差的校正方法。

摘要:提出了一种新型的PSM模式同步降压转换器。轻载时,通过将内部绝大多数模块关闭的方式,减小了静态电流和静态功率损耗,提高了效率。此外,通过Rdson控制技术减小了PMOS功率管的个数,通过增大Rdson,有效降低了轻载DCM模式下的输出纹波。电路采用SMIC 0.18 μm CMOS工艺进行设计并流片,测试结果显示,在4.2 V输入、3.3 V输出下,10 mA轻载时的效率达到93%；负载从10 mA到500 mA变化时,输出纹波为50~90 mV,与设计仿真值相符。

摘要:基于0.18 μm BCD工艺,设计了适用于电压模式恒定导通时间(COT)架构DC-DC降压型变换器的纹波补偿电路。分析了使用电解电容作为输出电容以及片外纹波补偿电路的缺点,并设计了一种新颖的片内纹波补偿电路来克服这些缺点。在芯片系统典型应用环境下,利用Cadence和Hspice软件进行电路设计和仿真。结果表明,在电源电压为5 V,温度为25 ℃的条件下,芯片输出电压的纹波仅为2.15 mV,通过纹波补偿电路的反馈电压的纹波为37 mV,完全满足系统稳定要求。当温度在-20 ℃~125 ℃内变化时,输出最大纹波仅为12.6 mV。

摘要:介绍了一种应用于超短波频段OFDM信号的线性功率放大器,设计简单、成本较低。使用SourcePull和LoadPull技术仿真出最佳源阻抗和负载阻抗,并设计了相应的匹配电路和栅极偏压保护电路。仿真和实测数据显示,功率放大器的最大输出功率为64 W,效率可达47%,IMD3和IMD5指标可以控制在-30 dB和-40 dB以下,表明该放大器在输出64 W时具有较好的线性度。

摘要:基于IBM 0.18 μm SiGe BiCMOS工艺,提出了一种用于Ku波段相控阵雷达的高线性度低噪声放大器。该放大器采用2级级联结构,第1级优化可获得最小的噪声性能,第2级优化可提高电路的增益和线性输出功率。为了提高线性度,第2级采用了具有线性补偿功能的线性化偏置电路。仿真结果表明,在中心频率为16.5 GHz,带宽为2 GHz的频带范围内,噪声系数小于3.9 dB,其最小值为3.22 dB,功率增益大于23.5 dB,输出1-dB压缩点在中心频率处大于6.5 dBm。在3.3 V电源电压下,静态功耗为66 mW,芯片面积为(1 245×580) μm²。

摘要:基于传统基准电流源结构,增加了一条负反馈支路,将片上电阻的温度系数、晶体管载流子的温度系数与晶体管阈值电压的温度系数相互抵消,实现了基准电流源的温度补偿。测试结果表明,该基准电流源在1.1 V的电源电压下能正常工作。在1.2 V工作电压下,该基准电流源的静态电流仅为26 μA,输出平均电流为10.36 μA；当工作温度从-40 ℃到85 ℃变化时,电流的温度系数仅为3.79 ×10-4/℃。该电路采用55 nm CMOS工艺,其芯片面积为4 488 μm²,满足低功耗低成本的要求。

摘要:利用NMOS管在亚阈值区、线性区和饱和区不同的导电特性,产生正温度系数电流；多晶硅高阻与N阱电阻组成串联电阻,代替线性区的NMOS管,产生与正温度系数电流互补的负温度系数电流。采用自偏置共源共栅电流镜结构,提出一种无运算放大器和三极管的求和型CMOS基准电流源。基于Nuvoton 0.35 μm CMOS工艺,完成设计与仿真。结果表明,在-40 ℃~100 ℃的温度范围内,电流变化为2.4 nA,温度系数为7.49×10-6/℃；在3.0~5.5 V的电压范围内,电源电压线性调整率为3.096 nA/V；在5 V工作电压下,输出基准电流为2.301 μA,电路功耗为0.08 mW,低频时电源电压抑制比为-57.47 dB。

摘要:基于Widlar基准与Kuijk基准相结合的思想,独创性地提出了一种双环路控制的带隙基准源,加快了负载瞬态响应的速度,将负载瞬态响应时间有效控制在3 μs之内。为了减小功耗及简化零极点补偿网络,设计了一种单级高增益运放,并引入一种新的频率补偿方式,保证了基准环路的稳定性。为了克服Widlar基准固有的PSRR较低的缺点,设计了一种电压预调整结构,电源抑制比分别达到-92.5 dB@DC,-61 dB@1 MHz。

摘要:采用0.18 μm CMOS工艺,设计了一种基于微带传输线的旋转行波压控振荡器(RTWO)。采用λ/4差分传输线代替传统交叉耦合反相器对的PMOS负载管；通过电磁场建模并优化,获得了高Q值的谐振腔模型,提高了RTWO电路的振荡频率；解决了RTWO电路旋转波形不确定的问题,电路能逆时针起振旋转。该旋转行波压控振荡器的电路版图尺寸为980 μm×1 150 μm。在1.2 V电源电压下,电路输出波形相邻相位差为45°,功耗为24 mW。振荡频率调谐范围为14.06~14.73 GHz,压控电路振荡于14.5 GHz时,其相位噪声为-95 dBc/Hz@1 MHz。

摘要:设计了一种新型的用于NOR型嵌入式闪存的源线电压补偿电路。该电路可以根据需要编程的位数来控制电荷泵的输出电压,补偿源线译码路径上产生的压降,得到一个稳定的源线电压。同时,利用相关电路对源线电压进行温度补偿。在一个1.5 V 64 kb×32位的嵌入式NOR型闪存中使用该补偿方法,并采用华虹宏力0.13 μm 4层多晶硅4层金属工艺进行流片。测试结果表明,对于不同的编程位数和工作温度,样品电路的源线电压均能稳定在8 V左右。

摘要:采用TSMC 40 nm CMOS工艺,设计了一种正交时钟校准电路,它包含2个脉冲宽度调整环路和1个内嵌的延迟锁相环。与其他校准电路相比,本文校准电路无需50%占空比的参考时钟或者单端转差分(STC)电路,就能获得4路占空比为50%的时钟,还能调整时钟的相对相位以输出4路正交时钟。当工作频率为3.125 GHz时,该校准电路能将占空比为10%~90%的输入时钟自动调整至占空比为50%±0.2%的时钟,相位调整范围为58°~122°,电路功耗为2.2 mW,可应用于RapidIO物理层接收机电路中。

摘要:采用模拟调频方案,设计了一种小型化线性调频微波收发(T/R)组件。该微波T/R组件在实现所需的调频中心频率和带宽的同时,保证了调频稳定度。T/R组件的调频中心频率为(4 300±15) MHz,调制带宽为(150±1) MHz,调制线性度小于1.2,发射功率大于20 dBm,接收噪声系数小于3 dB,收发隔离度大于80 dB。此T/R 组件的尺寸仅为 50 mm×40 mm×12.3 mm,在同类型产品中具有较明显优势。

摘要:基于CSMC 0.18 μm工艺,设计了一款瞬态增强的无片外电容LDO。设计误差放大器时,采用改进的第2级放大器提高功率管栅端的充放电速度,从而提高瞬态响应。采用嵌套密勒补偿方式来保证LDO的稳定性。仿真结果表明,输入电压为2~4.5 V时,LDO的输出电压为1.8 V,负载电流在1~300 mA之间具有良好的稳定性,响应时间为1.4 μs,最大过冲电压为84 mV。

摘要:提出了一种用于非制冷红外焦平面阵列读出电路的高速缓冲器。阐述了该缓冲器的工作原理,并给出具体设计方案。采用Global Foundries 0.35 μm混合模式CMOS工艺进行仿真,当负载电容为50 pF,负载电阻为100 kΩ,且输入信号为1.2~4.8 V时,缓冲器的输出带宽大于10 MHz,工作功耗为8.86 mW,表明该缓冲器具有大负载、超高速、大摆幅、高精度等特点。

摘要:采用0.13 μm SiGe BiCMOS工艺,设计了一个中心频率为150 GHz的低损耗Lange耦合器。使用λ/4波长线为耦合线,4个端口采用50 Ω匹配线以降低回波损耗；为得到更好的插入损耗,在耦合器对应的地面打孔形成地面隔离带,有效降低了插入损耗。仿真结果表明,耦合器在中心频率150 GHz处,带宽20 GHz范围内的耦合度为3.5 dB,插入损耗小于0.6 dB,回波损耗与隔离度均小于-20 dB,相位误差在2°之内,耦合输出与直通输出幅值误差在0.1 dB以下。该Lange耦合器在D波段功率放大器、混频器、移相器等电路中有很好的应用前景。

摘要:基于CMOS交叉耦合桥式射频整流器结构,在MOS整流管的栅极与衬底之间引入耦合电容,利用衬底调制效应动态调整MOS整流管的阈值电压,从而提高射频整流器的输出电压,减小稳定时间。对整流器工作原理进行了分析,对电路进行了仿真。结果表明,改进后的CMOS交叉耦合桥式整流器在输入功率为－16 dBm@900 MHz时,输出电压为1.48 V,输出电压和稳定时间分别比传统电路提高了13 mV和22 μs。

摘要:提出了一种基于LTCC技术的高性能超宽带带通滤波器的实现方法。该滤波器电路采用交织结构,同时只采用了4个谐振级,有效降低了通带内插入损耗,增大了滤波器带宽。借助电路仿真以及电磁场三维仿真软件进行电路优化,实际测试结果与仿真结果吻合较好,中心频率为1 080 MHz,带宽为500 MHz,在通带内插入损耗优于1.6 dB。由于该滤波器频率较低,属于UHF波段,波长较长,采用半集总半分布式结构实现了滤波器的小型化,封装尺寸仅为3.4 mm×4.8 mm×1.5 mm。

摘要:分析了具有阈值特性的双极性忆阻器模型的阈值电压和高低阻态开关特性,提出了一种基于该模型的可重配置逻辑电路。与基于忆阻器的蕴含逻辑门电路相比,可重配置逻辑电路具备逻辑运算的完备性,在实现“非”、“或”、“与”运算时,运算速度更快、功耗更低。仿真实验验证了电路逻辑功能的正确性,为设计运算速度更快、功耗更低的全加器和数选器等逻辑电路提供了参考。

摘要:二端非线性电阻的实现是研究蔡氏电路中混沌现象的一个重要环节,传统的非线性电阻大多采用正负电源供电的运放和电阻、电容等分立器件来搭建。在分析非线性电阻工作原理的基础上,提出采用单电源供电的集成电路制造工艺实现负阻器件的思想。设计的非线性负阻器件主要由轨到轨运算放大器、基准电压/电流产生等模块组成,并在0.18 μm标准CMOS工艺下设计实现。仿真结果表明,在1.8 V单电源工作模式下,蔡氏电路两个关键节点的李萨如波形表现为双螺旋吸引子,证明该振荡器电路有效,整个电路的功耗约为2.45 mA。

摘要:与传统的Si基器件相比,SiC和GaN器件具有工作温度高、击穿电压高、开关速度快等优势,因此SiC和GaN材料是制备电力电子器件的理想材料。总结了近年来SiC和GaN电力电子器件的研究进展,包括二极管,MOSFET,JFET和BJT结构的SiC器件,以及SBD,PN结二极管,HEMT和MOSFET结构的GaN器件。

摘要:综合论述了直接数字频率合成(DDS)芯片设计中的核心技术——正余弦相幅转换技术。以国际上公开发表的有关相幅转换技术的论文和专利为基础,根据实现方式,将相幅转换技术分为7种,分别介绍了每种相幅转换技术的原理、特点和适用范围,以及相幅转换技术在电路级实现时需要考虑的因素,最后给出结论。

摘要:为了实现基于微惯性加速度计的多行为模式高频切换下步态信息跟踪,提出一种尺度指纹步态算法,并通过RP活动区域聚类的方法减小算法开销。在离线阶段建立多行为模式的指纹数据库,根据行为模式分类算法将指纹数据库分成2个区域类,即区域类Ⅰ和区域类Ⅱ。在线运行阶段,将实时计算出的尺度特征值先进行区域类匹配,然后在对应的区域类内进行指纹点匹配。该算法经Android手机平台验证表明,在多行为模式高频切换条件下,步态跟踪精度至少提高12%以上,基本满足行人对行为模式切换的要求,具有较大的工程实用价值。

摘要:设计了一种TIADC时间失配误差自适应校准算法。基于相邻通道信号互相关原理,将相邻通道的输出信号作相关运算,利用简单的乘法器、加法器和取绝对值即可实现时间误差的估计；利用基于泰勒级数展开的1阶级联误差补偿方法进行误差校正。误差估计模块和校准模块构成反馈环路,实现误差的实时跟踪与校正。MATLAB仿真结果表明,当输入信号归一化频率为fin/fis=0.477 1时,系统校准后的SNR提高了45 dB以上,校准效果明显。相比于传统的基于泰勒级数展开的高阶校准,本文校准算法的结构更简单,校准精度更高,整个奈奎斯特频率范围内均有较好的校准效果,非常适用于工程应用。

摘要:采用间接型射频等离子体增强化学气相沉积方法,通过改变H₂/SiH₄气流量比、工艺功率和工艺压强,制备出了氢化非晶硅薄膜。研究了H₂/SiH₄气流量比、工艺功率以及工艺压强对非晶硅薄膜光学特性的影响。实验结果表明,该方法可以制备出氢化非晶硅薄膜,且通过改变实验条件,可以改变薄膜微观结构及成分；随着H₂/SiH₄气流量比的增加,SiH化合物含量增加,多氢化合物含量降低；适当增加射频功率,可以提高薄膜表面的均匀性,同时,功率的增加会使氢含量增加；此外,薄膜表面氢含量随工艺气压的降低而减小。

摘要:利用数值模拟方法,研究组份渐变电子阻挡层(EBL)对InGaN/GaN发光二极管电学和光学特性的影响。结果表明,三角形组份渐变EBL结构能有效减小器件的开启电压,提高光输出功率,改善高注入电流水平下发光效率的下降情况。能带模拟结果进一步表明,三角形组份渐变EBL结构显著提高了导带底的电子势垒,可有效限制电子向P型GaN层的泄露,同时减小了价带顶的空穴势垒,可增强P型GaN层的空穴向有源区的注入效率,改善其在量子阱内的浓度分布。

摘要:利用二维半导体工艺及器件模拟工具,从结掺杂浓度、P阱与P环间距、P环尺寸控制3个方面分析了半绝缘多晶硅终端结构的击穿电压,提出了应用于1 200 V沟槽栅场截止型IGBT的终端解决方案。从结的深度和终端长度两方面,将SIPOS终端技术与标准的场环场板终端技术进行了对比。结果表明,采用SIPOS终端结构并结合降低表面场技术,使得终端尺寸有效减小了58%,并且,采用SIPOS技术的终端区域击穿电压受结深的影响较小,有利于实际制造工艺的控制和IGBT器件稳定性的提升。