• 2014年第5期文章目次
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    • >电路与系统设计
    • 高速OFDM系统中分时ADC失配误差校准技术

      2014(5):565-568,572. CSTR:

      摘要 (1106) HTML (0) PDF 814.71 K (994) 评论 (0) 收藏

      摘要:在高速OFDM接收机中利用分时ADC(TIADC)对接收信号进行采样,解决了单片ADC不能满足传输速率高达数Gb/s的通信系统需求的难题。由于TIADC各通道间的不匹配,时钟失配误差和增益失配误差大大影响了系统性能。在传输速率为4 Gb/s的OFDM系统中,利用4通道TIADC对接收信号进行采样,对两种失配误差和信道进行联合估计与均衡,并针对64QAM符号调制,对TIADC进行采样精度仿真。仿真结果证明,校准后的9位TIADC可以使系统误码率接近理想值。

    • 脉冲超宽带系统中的高速低功耗ADC设计

      2014(5):569-572. CSTR:

      摘要 (1043) HTML (0) PDF 963.78 K (1037) 评论 (0) 收藏

      摘要:采用TSMC 0.13 μm CMOS工艺,设计并实现了一种适用于脉冲超宽带无线通信系统的低功耗高速单比特模数转换器(ADC)。芯片内部采用并行数据降速输出电路。芯片测试结果表明,该ADC最高采样率为2.5 GS/s,单比特模数转换器最小分辨率为10 mV,芯片核心电路面积为0.72 mm2,在1.2 V电源供电下消耗功耗42 mW。

    • 一种基于电容匹配算法的低噪声SAR ADC设计

      2014(5):573-577. CSTR:

      摘要 (968) HTML (0) PDF 885.46 K (1355) 评论 (0) 收藏

      摘要:设计了一个12位,采样速率为120 kS/s的SAR ADC。提出了一种12位精度下,能在电容面积和精度之间进行折中的算法,使得电容的整体面积、速度和功耗达到优化。通过对比较器的设计,解决了在噪声环境下,影响比较器性能的电荷注入、带宽、转换速度等问题。在0.35 μm 2P5M CMOS工艺下进行了流片,测试结果表明,设计的SAR ADC的DNL和INL均小于±1 LSB,功耗为1.5 mW。

    • 12位800 MS/s ADC设计

      2014(5):578-581. CSTR:

      摘要 (1055) HTML (0) PDF 730.22 K (1011) 评论 (0) 收藏

      摘要:提出了一种基于0.18 μm CMOS工艺设计的12位800 MS/s高速ADC。采用独特的折叠/内插与流水线相组合的结构,兼具折叠/内插结构的高转化率与流水线结构的高分辨率的优点。介绍了ADC的总体结构,分析了采样保持电路的设计原理,阐述了折叠/插值与流水线结构电路的机理,描述了数字自校正原理。在采样率800 MS/s和模拟输入397 MHz条件下进行版图后仿真,SFDR达到62 dB。

    • 一种输出端电压达到负电源电压的DAC缓冲运放

      2014(5):582-586. CSTR:

      摘要 (983) HTML (0) PDF 1.50 M (1251) 评论 (0) 收藏

      摘要:基于2 μm SOI CMOS工艺,设计了一种输出电压达负电源的运放,用作12位四通道D/A转换器的单位增益缓冲。分别在VDD=+5 V,VSS=0 V,VREFH=2.5 V,VREFL=0 V以及VDD=+15 V,VSS=-15 V,VREFH=10 V,VREFL=-10 V这两种条件下测试D/A转换器性能,该转换器的INL分别为-0.31 LSB和0.27 LSB。测试结果表明,该运放的性能满足D/A 转换器的要求。

    • 一种10位200 MHz流水线模数转换器的设计

      2014(5):587-591,596. CSTR:

      摘要 (1025) HTML (0) PDF 1.12 M (1189) 评论 (0) 收藏

      摘要:提出了一种10位200 MHz高速流水线型模数转换器。该转换器共有9级,其中1到8级采用1.5位每级结构,最后一级采用2位闪速型模数转换器结构。设计中使用带增益自举的套筒式共源共栅运放,可同时获得高增益和大带宽,并通过运放共享技术提高工作速度。采用改进的数字校正算法,将运算分配到数字码的延迟步骤中,减少运算时间。仿真结果显示,在192 MHz的采样速度下,模数转换器的有效位为8.9,SNR为58.3 dB,SFDR为62.8 dB,其他动态和静态特性也达到了较好的指标。

    • 适用于轻载高效BUCK转换器的自举电路设计

      2014(5):592-596. CSTR:

      摘要 (1963) HTML (0) PDF 877.18 K (3419) 评论 (0) 收藏

      摘要:提出了一种高压Buck转换器自举供电电路。该电路直接由芯片外部电源对自举电容充电,具有快速响应和大驱动电流等特点,满足大尺寸N型功率开关管的驱动要求。本设计适用于具有轻载高效模式的高压Buck转换器,在高端和低端开关管不工作时,能较好地对自举电容充电,解决了传统自举电路在低端管不工作时,无法稳定调节自举电压的问题。采用0.25 μm UMC工艺库仿真,结果显示,只需满足输入电压要求,即使低端开关管不工作,且负载具有较高电压时,该电路也能将自举电压维持在3.6 V以上,提高了转换器的可靠性。

    • 一种自校准全数字TDC的设计

      2014(5):597-600. CSTR:

      摘要 (1514) HTML (0) PDF 538.77 K (3002) 评论 (0) 收藏

      摘要:随着工艺技术的进步,基于CMOS工艺的全数字时间数字转换器(TDC)受到了广泛关注,在测量、测距、计量等领域得到了广泛应用。提出了一种具有自校准算法、结构简单、测量精度稳定的全数字TDC设计方案。可通过专用全数字集成电路设计流程进行快速设计并实现,电路具有面积小、功耗低、成本低、可移植性强等优点。使用Verilog HDL语言进行RTL级描述,运用Design Compiler进行综合,产生门级网表,通过VCS和Hspice进行仿真验证。应用自校准算法后,与现有的TDC设计方法相比,电路的INL得到了明显提高,满足大量程、稳定精度的测量要求。

    • 一种高速低功耗动态比较器设计

      2014(5):601-605. CSTR:

      摘要 (1778) HTML (0) PDF 1.22 M (3771) 评论 (0) 收藏

      摘要:提出了一种应用于最小能量追踪系统的改进型高速低功耗动态比较器。通过在锁存比较器中引入额外的正反馈,使得动态比较器具有响应速度更快、功耗更小的优点,同时电路规模与版图面积基本保持不变。基于65 nm CMOS工艺的HSPICE仿真显示,所提出的动态比较器在输入电压差为1 mV时,传输延迟仅为1.82 ns,较未改进之前的3.57 ns,传输延迟大幅度减小。

    • 一种CMOS温度传感器的设计及其应用

      2014(5):606-609. CSTR:

      摘要 (1081) HTML (0) PDF 469.49 K (1219) 评论 (0) 收藏

      摘要:提出了一种新的对温度传感器输出电压进行微调的电路和方法。利用温度自适应模块调节输出电压与温度关系曲线的斜率,并添加CMOS减法电路以调节曲线的截距。该电路结构简单,相比用电平平移电路和比例电路对输出电压进行微调,有更大的优越性。将该温度传感器,包括自适应模块与减法模块,用于稳定环形振荡器的输出频率,取得了较好的效果。

    • 一种无运放的高电源抑制比基准电压源设计

      2014(5):610-614,619. CSTR:

      摘要 (1408) HTML (0) PDF 934.06 K (2294) 评论 (0) 收藏

      摘要:设计了一种基准电压源电路。在分析传统带隙基准结构的基础上,该电路不采用运放结构,避免了运放失调电压对基准源的影响,并加入内部正、负反馈回路,对基准绝对数值进行补偿。仿真结果表明,当温度在-40 ℃~140 ℃之间变化时,该电路输出电压的温度系数小于1.622×10-5 /℃,电源抑制比高达98 dB,符合设计要求。

    • 用于“北斗二号”导航系统的低噪声放大器设计

      2014(5):615-619. CSTR:

      摘要 (1030) HTML (0) PDF 1.10 M (1101) 评论 (0) 收藏

      摘要:基于0.5 μm InGaAs pHEMT工艺,设计了一款应用于“北斗二号”导航系统的共源共栅低噪声放大器,其工作频率为1 575.42 MHz。该设计采用具有源端电感负反馈的电路结构,实现良好的输入匹配和反向隔离性能。输出端采用T-型匹配,支持大功率信号传输。测试结果表明,该低噪声放大器的增益S21为17.9 dB,噪声系数NF为0.92 dB,输入反射系数S11和输出反射系数S22分别为-9.9 dB和-10.9 dB,在2.85 V电压下,功耗为22 mW,且芯片面积仅为0.46 mm2,满足北斗导航系统要求。

    • 应用于EoC芯片的1.2 GHz/2 GHz/2.4 GHz三频段上混频器

      2014(5):620-623,628. CSTR:

      摘要 (1485) HTML (0) PDF 1.48 M (2034) 评论 (0) 收藏

      摘要:采用0.13 μm RF CMOS工艺,设计了一款可应用于EoC收发芯片的三频段上混频器,通过改变接入并联LC负载谐振网络中电容的值,使电路分别工作在1.2 GHz,2 GHz,2.4 GHz频段。在3.3 V电源电压下,1.2 GHz,2 GHz,2.4 GHz频段上,总电流为35.1 mA;单边带(SSB)电压转换增益分别为3.77 dB,4.97 dB,4.78 dB;输出1 dB压缩点分别为-0.22 dBm,0.78 dBm,0.5 dBm;噪声系数分别为5.13 dB,5.76 dB,6.67 dB。通过控制输入跨导级的偏置实现混频器的开启和关断,上混频器的开启时间为200 ns,关断时间小于100 ns。

    • 应用于EoC芯片的宽带低噪声下混频器设计

      2014(5):624-628. CSTR:

      摘要 (1157) HTML (0) PDF 894.63 K (1166) 评论 (0) 收藏

      摘要:基于SMIC 0.13 μm RFCMOS工艺,提出了一种可应用于EoC (Ethernet over Cable)芯片接收机的输出阻抗可调(200~500 Ω)的宽带低噪声下混频器,覆盖了接收机系统中1.2~2.4 GHz工作频段。Cadence SpectreRF后仿真结果表明,在3.3 V电源电压下,该混频器的输入3阶交调点为3.5~5 dBm,转换增益为10~18.2 dB,单边带噪声系数为4.1~5.8 dB,静态电流为20 mA。该电路可在-40 ℃~85 ℃较大温度范围和3~3.6 V电源电压下正常工作。

    • 一种开关电源的时序控制电路设计

      2014(5):629-633. CSTR:

      摘要 (1439) HTML (0) PDF 1.31 M (2784) 评论 (0) 收藏

      摘要:具有时序控制的开关电源正在毫米波系统中得到广泛应用。分析了时序控制的基本原理,对影响电源时序控制的各种因素进行了探讨,对现有的时序控制方案进行了分析,提出了开关电源时序控制的基本方法。基于以上方法,较全面地评估了时序控制电路的上电时序控制、掉电时序控制以及短路或过流保护控制。最后采用该方案设计了一个实验电路,仿真和实验电路测试结果表明,分析设计满足要求。

    • 一种快速瞬态响应LDO的设计与实现

      2014(5):634-639. CSTR:

      摘要 (1804) HTML (0) PDF 2.32 M (3165) 评论 (0) 收藏

      摘要:设计了一种快速瞬态响应LDO。采用缓冲级结构的增强电路,使功率器件在负载瞬态变化时,栅极能够及时响应,从而避免了较大的电压上冲与下冲。加入缓冲级电路以后,系统的稳定性变差,采用密勒补偿和前馈补偿对其进行频率补偿,增加系统的相位裕度,使系统稳定。采用CSMC 0.5 μm工艺,利用Cadence工具完成了整体电路的设计、前仿真、物理版图设计和后仿真,并进行了流片。测试结果表明,设计的LDO输出电压为2.5 V,负载电流在10 mA和300 mA之间变化时,电压最大变化48 mV,响应时间为12.4 μs。

    • 一种应用于LDO的动态补偿技术

      2014(5):640-643. CSTR:

      摘要 (1591) HTML (0) PDF 533.42 K (2590) 评论 (0) 收藏

      摘要:通过对传统LDO频率补偿电路的极点、零点进行分析,提出一种新型动态补偿技术,显著改善了电路的性能指标。采用0.6 μm BiCMOS工艺模型进行仿真,结果表明,当负载电流由1 mA变化至300 mA时,非主极点能跟随负载电流的增加向高频移动,系统环路单位增益带宽在195~555 kHz之间,相位裕度保持在50°以上,保证了LDO在全负载范围内均能稳定工作。

    • 一种用于DC-DC的双模控制功率管分段驱动电路

      2014(5):644-646,650. CSTR:

      摘要 (1547) HTML (0) PDF 582.90 K (2549) 评论 (0) 收藏

      摘要:提出了一种用于DC-DC的双模控制功率管分段驱动电路。该电路通过检测负载电流的变化,优化功率管大小,从而提高转换效率;提出根据负载电流大小自动切换至PSM控制模式的解决方案,进一步提高极轻负载下的效率。电路基于标准0.13 μm CMOS工艺进行设计与仿真,仿真结果表明,与传统不分段DC-DC变换器相比,提出的双模控制分段驱动电路在15 mA负载时效率提升5.3%。

    • 一种微调晶振频率的软件实现方法

      2014(5):647-650. CSTR:

      摘要 (1482) HTML (0) PDF 508.95 K (2450) 评论 (0) 收藏

      摘要:提出一种实用的基于软件和硬件相结合的晶振频率微调方法。该方法能够对晶振输出频率进行精确调节,实现对系统晶振频率的在线校准,无需拆卸系统硬件,能够极大地提高频率校准的效率。该方法的频率校准精度较高,由校准软件和硬件带来的误差可低至1.5×10-13,能够满足大部分通信系统的使用要求,可广泛用于通信、雷达、频率合成器等领域。

    • 宽范围连续速率时钟数据恢复电路的设计

      2014(5):651-655,660. CSTR:

      摘要 (1505) HTML (0) PDF 1.12 M (2483) 评论 (0) 收藏

      摘要:采用0.18 μm CMOS工艺,设计了一种连续速率时钟与数据恢复(CDR)电路。该CDR电路主要由全速率鉴频鉴相器、多频带环形压控振荡器、电荷泵等模块组成。其中,全速率鉴频鉴相器不但具有很好的鉴频鉴相功能,而且结构简单,减小了功耗和面积。多频带环形压控振荡器不但调谐范围很宽,而且引入到环路中的调谐增益较低,解决了高振荡频率和低增益之间的矛盾问题。采用自举基准和运放的电荷泵减小了各种非理想因素的影响。仿真结果表明,该CDR电路版图尺寸为265 μm×786 μm,功能正常,且能恢复622~3 125 Mb/s之间的伪随机数据;在1.8 V电源电压下,输入伪随机速率为3 125 Mb/s时,功耗为100.8 mW,恢复出的数据和时钟的抖动峰峰值分别为5.38 ps和4.81 ps。

    • 新型超高频RFID编解码和CRC电路的设计与实现

      2014(5):656-660. CSTR:

      摘要 (978) HTML (0) PDF 0.00 Byte (0) 评论 (0) 收藏

      摘要:提出了一种新的超高频射频识别(RFID)标签芯片的数据编解码与循环冗余校验(CRC)计算同步进行的电路结构。该电路采用ISO/IEC 18000.6C标准协议,在数据编解码过程中同步进行串行CRC计算来提高系统数据的处理速度。采用FPGA进行仿真分析。结果表明,该设计方法可实现CRC编解码与RFID数据的编解码同步,即不占用额外的时钟处理CRC计算,从而满足超高频RFID的快速通信要求。所提出的串行CRC电路在SIMC 0.18 μm标准CMOS工艺下进行综合,其面积比并行CRC电路节省31.4%,电路算法更简单。

    • 一种高性能宽带直接变频射频前端设计

      2014(5):661-665. CSTR:

      摘要 (960) HTML (0) PDF 0.00 Byte (0) 评论 (0) 收藏

      摘要:提出一种宽带(250 MHz~4.7 GHz)无电感BiCMOS射频前端结构,包含低噪声跨导放大器(LNTA)、带电阻无源混频器和跨阻级。低噪声跨导放大器使用了噪声和线性度消除技术,例如输入交叉耦合结构、互补输入和电流复用技术。带电阻无源混频器采用退化电阻来提高线性度。仿真结果表明, 当电源电压为3.3 V时,总电流为9.38 mA, 噪声系数为9.8 dB(SSB),电压转换增益为20 dB,输入3阶交调为+11.8 dBm。

    • 一种新型的锂离子电池开关充电电路

      2014(5):666-669,674. CSTR:

      摘要 (1202) HTML (0) PDF 0.00 Byte (0) 评论 (0) 收藏

      摘要:设计了一种新型的基于恒流/恒压充电模式的锂离子电池开关充电电路。在电池电压达到浮充电压时,实现了恒流充电向恒压充电的平滑切换。通过对恒流充电环路和恒压充电环路的设计,尤其是对充电电流采样信号放大电路和电池电压采样信号放大电路的详细设计,实现了电路的稳定工作。采用0.5 μm标准CMOS工艺对电路进行仿真,结果表明,电路工作在5 V的电源电压下,涓流充电电流为119.6 mA,恒流充电电流为1.209 A,恒压充电阶段的电池电压为4.195 V,并且实现了恒流充电向恒压充电的平滑切换。

    • 8~25 GHz 1∶8高速分频器的设计

      2014(5):670-674. CSTR:

      摘要 (969) HTML (0) PDF 0.00 Byte (0) 评论 (0) 收藏

      摘要:采用IBM 0.13 μm CMOS工艺,在锁相环系统电源电压2.5 V的条件下,以三级分频器级联的方式实现了一款8~25 GHz 1∶8高速分频器电路。为了获得更高的工作速度和灵敏度,设计中对传统的伪差分结构锁存器进行了拓扑和版图优化,基本的二分频单元由锁存器和输出缓冲级电路构成,以保证版图布线后信号传输的衰减最低。后仿真结果表明:在电源电压2.5 V时,分频器的核心电路(第一级)功耗为21.75 mW,对应的版图尺寸为70 μm×35 μm;在输入信号峰峰值900 mV的条件下,分频范围达到8~25 GHz,并通过了所有工艺角和温度仿真。

    • 基于OTA-C的多功能全集成电流模式双2阶滤波器

      2014(5):675-678. CSTR:

      摘要 (961) HTML (0) PDF 0.00 Byte (0) 评论 (0) 收藏

      摘要:采用TSMC 0.18 μm CMOS工艺,设计了一种基于OTA的单输入多输出的多功能电流模式双2阶滤波器。滤波器的5个输出端口可同时得到低通、高通、带通、带阻和全通5种滤波功能。该电路结构简单,仅需要4个MO-OTA和2个电容;电路固有角频率ω0及品质因数Q值独立可调;灵敏度低,均小于或等于0.5。基于BSIM3模型参数,采用Hspice仿真工具对电路进行了仿真,结果表明滤波器性能良好,版图符合设计要求。

    • 一种低开销的抗SEU锁存器

      2014(5):679-682,686. CSTR:

      摘要 (816) HTML (0) PDF 0.00 Byte (0) 评论 (0) 收藏

      摘要:随着微电子技术的不断进步,集成电路工艺尺寸不断缩小,工作电压不断降低,节点的临界电荷越来越小,空间辐射引起的单粒子效应逐渐成为影响芯片可靠性的重要因素之一。针对辐射环境中高能粒子对锁存器的影响,提出了一种低开销的抗SEU锁存器(LOHL)。该结构基于C单元的双模冗余,实现对单粒子翻转的防护,从而降低软错误发生的概率。Spice模拟结果显示,与其他相关文献中加固锁存器相比,LOHL在电路面积、延迟和延迟-功耗积上有优势。

    • >测试与封装
    • 基于IEEE 1500的嵌入式芯核外壳测试封装设计

      2014(5):683-686. CSTR:

      摘要 (890) HTML (0) PDF 0.00 Byte (0) 评论 (0) 收藏

      摘要:由于IP芯核被嵌入到片上系统(SoC)后,无法直接对其输入输出引脚进行测试,传统的测试方法已不能满足IP核的测试需求。在对IEEE 1500 标准进行相关研究的基础上,分析了测试架构的结构功能及其相应的操作指令,对ITC’02基准测试电路中的h953芯片进行了外壳测试封装设计,并通过多种指令仿真验证了设计的正确性。

    • ADC模拟输入阻抗测试及窄带网络匹配技术

      2014(5):687-691. CSTR:

      摘要 (1104) HTML (0) PDF 0.00 Byte (0) 评论 (0) 收藏

      摘要:讨论了高速流水线ADC模拟输入前端的一般结构及其等效模型,在此基础上介绍了该类型ADC模拟输入端的阻抗测量原理和一种适用于窄带应用的ADC模拟输入端谐振匹配网络设计方法。最后,以某14位250 MS/s无缓冲ADC为例,详细介绍了模拟输入阻抗测量以及匹配设计步骤,并给出匹配优化后的测试结果。

    • >半导体器件与工艺
    • 一种带有极化掺杂电流阻挡层的垂直AlGaN/GaN HFET

      2014(5):692-695,700. CSTR:

      摘要 (967) HTML (0) PDF 0.00 Byte (0) 评论 (0) 收藏

      摘要:针对传统垂直GaN基异质结场效应晶体管中,由于GaN电流阻挡层内p型杂质激活率低而导致的漏电问题,提出了一种使用AlGaN极化掺杂电流阻挡层的垂直GaN基异质结场效应晶体管结构。在AlGaN极化掺杂电流阻挡层中,通过Al组分渐变而产生的极化电场来提升p型杂质激活率,能更加有效地抑制截止状态下通过极化掺杂电流阻挡层的泄漏电流,从而提升器件的耐压能力。此外,极化掺杂电流阻挡层内空穴浓度的增大会降低器件导通电阻,但由于极化掺杂电流阻挡层与n-GaN缓冲层之间形成的二维电子气会阻挡耗尽层向缓冲层内的扩展,极化掺杂电流阻挡层的使用对器件导通电阻几乎没有影响。

    • 用于片式电阻浆料的二氧化钌粉的制备

      2014(5):696-700. CSTR:

      摘要 (1145) HTML (0) PDF 0.00 Byte (0) 评论 (0) 收藏

      摘要:以钌粉、硝酸钾、氢氧化钾为原料,水为反应介质,选用特定的还原剂和添加剂,利用液相化学还原沉淀法,并通过烘干和焙烧处理,得到了粒度分布较窄、分散性较好的二氧化钌粉,满足了片式电阻浆料的需要。采用干法激光粒度仪测试二氧化钌粉的粒度分布与平均粒径,用扫描电子显微镜(SEM)分析二氧化钌粉的形貌、粒径和团聚状态,用X射线衍射仪(XRD)检测粉体的晶相,并简要讨论了影响二氧化钌粉制备过程的各类因素。

    • 典型双极能隙基准源的瞬时电离辐射效应分析

      2014(5):701-704. CSTR:

      摘要 (1064) HTML (0) PDF 0.00 Byte (0) 评论 (0) 收藏

      摘要:分析了典型双极型二管和三管能隙基准源受瞬时电离辐射后的输出响应,以及以双极能隙基准源为基本电路的集成稳压器的瞬时辐射效应,并对含典型三管能隙基准源的集成稳压器L7805芯片进行了瞬时电离辐射实验验证。实验结果表明,基准源受辐射后输出电平降至零电平附近,致使稳压器输出降低,并且电平恢复时间与剂量率成对数关系,与理论分析结果一致。


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