一种低延迟折叠插值12位1.5 GS/s ADC
DOI:
作者:
作者单位:

(1.模拟集成电路国家级重点实验室, 重庆 400060;2. 中国电子科技集团公司 第二十四研究所, 重庆 400060)

作者简介:

徐鸣远(1982—),男(汉族),重庆人,硕士,高级工程师,从事模拟集成电路设计研究工作。

通讯作者:

中图分类号:

TN433;TN792

基金项目:

模拟集成电路国家级重点实验室基金资助项目(6142802010101)


A Low Latency Folding and Interpolation 12 bit 1.5 GS/s ADC
Author:
Affiliation:

(1. National Laboratorg of Science and Technology on Analog Integrated Circuit, Chongqing 400060, P. R. China;2. The 24th Research Institute of China Electronics Technology Group Corporation, Chongqing 400060, P. R. China)

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    摘要:

    基于4级级联折叠插值架构,提出了一种12位ADC。电路采用0.18 μm SiGe BiCMOS工艺设计。单核达到1.5 GS/s的转换速度,接口输出为2-lane LVDS,延迟时间小于7 ns。前端采样保持电路和折叠插值量化器采用纯双极设计,在不修调的情况下可达到12位量化精度。最后,给出版图设计要点和测试结果。

    Abstract:

    Based on a 4-stage cascade folding interpolation architecture, a 12-bit ADC was presented. The circuit was designed in a 0.18 μm SiGe BiCMOS process. The single core achieved a conversion speed of 1.5 GS/s, the output interface was 2-lane LVDS, and the latency was less than 7 ns. The front-end sample/hold circuit and folding interpolation quantizer adopted pure bipolar design, which could achieve 12 bit quantization accuracy without trimming. Finally, the design points and test results of the published layout were given.

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  • 收稿日期:2021-11-10
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  • 在线发布日期: 2022-09-19
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